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KR950010945B1 - 복수개의 어드레싱 방식을 겸용한 인터페이스회로 - Google Patents

복수개의 어드레싱 방식을 겸용한 인터페이스회로 Download PDF

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KR950010945B1
KR950010945B1 KR1019930013805A KR930013805A KR950010945B1 KR 950010945 B1 KR950010945 B1 KR 950010945B1 KR 1019930013805 A KR1019930013805 A KR 1019930013805A KR 930013805 A KR930013805 A KR 930013805A KR 950010945 B1 KR950010945 B1 KR 950010945B1
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박무홈
Original Assignee
삼성전자주식회사
김광호
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer

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Abstract

내용 없음.

Description

복수개의 어드레싱 방식을 겸용한 인터페이스회로
제 1 도는 본 발명의 인터페이스회로의 실시예를 나타낸 구성블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 선택기 2 : 절대값 비교기
3 : DIP 스위치 4 : 디코더
5 : 제어신호 발생부
본 발명은 호스트컴퓨터와 CD-ROM(Compact Disc-Read Only Memory)등과 같은 구동장치 사이의 인터페이스회로에 관한 것으로, 보다 상세하게는 메모리 맵 입출력 어드레싱(Memory Mapped I/O addressing)과 호스트컴퓨터의 입출력 포트 어드레싱(I/O port addressing) 방식을 겸용하여, 필요에 따라 어느 하나의 어드레싱 방식을 선택적으로 사용할 수 있는 인터페이스회로에 관한 것이다.
호스트컴퓨터와 구동장치 사이에 연결되어 사용되는 종래의 인터페이스회로의 어드레싱 방식은 대체로 메모리 맵 입출력 어드레싱과 입출력 포트 어드레싱으로 구분된다.
이중 메모리 맵 입출력 어드레싱은 호스트컴퓨터의 어드레스로 원하는 메모리를 할당하고, 이 메모리를 독출(read) 및 기록(write)함으로서 원하는 데이타를 구동장치와 주고 받는 방식으로서, 각종 구동장치들이 옵션(option)으로 추가될 경우에 원하는 어드레스를 선택하기 어려운 단점이 있다.
한편, 입출력 포트 어드레싱은 호스트컴퓨터에서 지정된 입출력 포트 어드레스를 사용하는 것으로, 지정된 포트 어드레스를 리드(read) 및 라이트(write)함에 의해 원하는 데이타를 구동장치와 주고 받는 방식이다. 이 어드레싱 방식은 어드레스를 선택하는 폭이 넓다는 장점이 있으나, 전술한 메모리 맵 입출력 어드레스 방식에 비하여 그 성능이 떨어진다는 단점이 있다.
본 발명의 목적은 이와 같이 서로 다른 특성을 갖는 어드레싱 기능들을 겸비하고, 필요에 따라 어느 하나의 기능을 선택적으로 사용할 수 있도록 한 인터페이스회로를 제공하는 것이다.
이와 같은 목적을 달성하기 위하여 본 발명은, 입력되는 메모리 맵 입출력 어드레스와 호스트컴퓨터의 입출력 포트 어드레스중 어느 한쪽 입력을 선택하기 위한 어드레스 선택기와, 8비트 세팅신호를 제공하기 위한 DIP(Dual Inline Package) 스위치와, 상기 어드레스 선택기에서 선택되어 출력되는 호스트 어드레스와 상기 DIP 스위치의 출력을 비교하고, 비교된 두신호가 동일할 때 "로우"레벨 신호를 출력하는 절대값 비교기(magnitude comparator)와, 상기 절대값 비교기의 출력과 상기 어드레스 선택기에서 선택된 어드레스를 디코딩하여 출력하는 디코더와, 그리고 상기 어드레스 선택기에서 선택된 메모리 리드 및 라이트 신호 또는 입출력 리드 및 라이트 신호와 상기 디코더의 출력을 조합하여 데이타의 입출력을 제어하기 위한 제어신호를 출력하는 제어신호 발생부로 구성된 것을 특징으로 한다.
이하 첨부된 제 1 도에 의해 본 발명의 구체적인 구성·작용 및 효과를 더욱 상세히 설명한다.
어드레스 선택기(1)는 제어단자(S)로 입력되는 스위칭 제어신호에 따라 입력되는 메모리 맵 입출력 어드레스(A12∼A19),(A9∼A11)와 호스트에서 지정된 입출력 포트 어드레스(A4∼A11),(A0∼A3)중 어느 한쪽 입력을 선택한다.
먼저, 메모리 맵 입출력 어드레스가 선택된 경우에, 8비트 절대값 비교기(2)는 어드레스 선택기(1)로부터 입력되는 호스트 어드레스(A12∼A19)와 8비트 DIP 스위치(3)로부터 입력되는 8비트 세팅신호를 비교하여 동일할 경우 그 출력단(Q)을 통해 '로우'레벨 전압을 출력한다. 이때, DIP 스위치(3)의 세팅으로 원하는 4K 바이트(byte)의 메모리 영역이 할당된다.
상기 절대값 비교기(2)의 '로우'레벨 출력과 어드레스 선택기(1)에서 선택된 어드레스(A9∼A11)는 디코더(4)로 입력되어 디코딩됨으로서 4K 바이트 메모리 영역안에서 분할받은 영역의 신호로 출력되는데 이 신호들은 제어신호 발생부(5)내의 각 OR게이트(OR1∼ORn)에 의해 어드레스 선택기(1)에서 선택된 메모리 인에이블 메모리 리드(-MEMR), 메모리 인에이블 메모리 라이트(-MEMW) 신호와 논리합되어, 데이타의 입출력을 제어하기 위한 제어신호(CTL1∼CTLn)로 만들어진 후 호스트컴퓨터와 구동장치 상에서 인터페이스를 이루게 된다.
한편, 어드레스 선택기(1)에서 호스트컴퓨터의 입출력 포트 어드레스가 선택된 경우에는 절대값 비교기(2)는 어드레스 선택기(1)에서 선택딘 호스트 어드레스(A4∼A11)와 DIP 스위치(3)의 8비트 세팅신호를 비교하게 되고, 양측 입력이 동일할 경우 그 출력단(Q)을 통해 로우레벨 전압을 출력한다. 이때, DIP 스위치(3)의 세팅으로 0∼FFFh의 원하는 어드레스 범위를 지정하게 된다.
상기 절대값 비교기(2)의 '로우'레벨 출력과 어드레스 선택기(1)에서 선택된 어드레스(A0∼A3)는 디코더(4)로 입력되어 디코딩됨으로서 지정된 범위에서 할당받은 신호로 출력된다. 이 신호들은 제어신호 발생부(5)내의 각 OR게이트(OR1∼ORn)에 의해 어드레스 선택기에서 선택된 입출력 리드(-IOR), 입출력라이트(-IOW) 신호와 논리합됨으로서, 데이타 입출력을 제어하기 위한 제어신호(CTL1∼CTLn)로 만들어진 후 호스트컴퓨터와 구동장치상에서 인터페이스를 이루게 된다.
이상과 같이 본 발명은 호스트컴퓨터와 구동장치간에 2종류의 어드레싱 방식을 겸용하고, 필요에 따라 어느 하나의 어드레싱 방식을 선택하여 사용함으로써 원하는 인터페이스를 이룰 수 있기 때문에, 고정된 어드레싱 방식의 사용에 의해 야기되는 인터페이스상의 문제점을 간단히 해결할 수 있는 잇점이 있다.

Claims (1)

  1. 외부로부터 입력되는 제어신호에 의해 스위칭 제어되어 입력되는 메모리 맵 입출력 어드레스(A12∼A19),(A9∼A11)와 호스트컴퓨터의 입출력 포트 어드레스(A4∼A11),(A0∼A3)중 어느 한쪽 입력을 선택하도록 된 어드레스 선택기(1)와, 원하는 어드레스 할당범위를 설정하기 위한 8비트 DIP 스위치(3)와, 상기 어드레스 서택기(1)에서 선택된 호스트 어드레스(A12∼19),(A4∼A11)와 상기 DIP 스위치(3)의 8비트 출력신호를 비교하고, 두신호가 동일할 때 소정레벨의 신호를 출력하는 비교기(2)와, 상기 비교기(2)의 출력과 상기 어드레스 선택기(1)에서 선택된 어드레스(A9∼11),(A0∼A3)를 디코딩하여 지정된 범위안에서 할당된 영역의 신호를 발생시키기 위한 디코더(4)와, 그리고 상기 어드레스 선택기(1)에서 선택된 메모리 리드/라이트 신호(-MEMR/-MEMW) 또는 입출력 포트 리드/라이트(-IOR/-IOW) 신호와 상기 디코더(4)의 출력을 조합하여 데이타의 입출력을 제어하기 위한 제어신호(CTL1∼CTLn)를 발생시키는 제어신호 발생부(5)로 구성된 것을 특징으로 하는, 복수개의 어드레싱 방식을 겸용한 인터페이스회로.
KR1019930013805A 1993-07-21 1993-07-21 복수개의 어드레싱 방식을 겸용한 인터페이스회로 KR950010945B1 (ko)

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