KR950009809B1 - 이득제어회로 및 반도체 장치 - Google Patents

Abstract

내용 없음.

Description

이득제어회로 및 반도체 장치

제1도는 본 발명의 제1실시예의 이득제어회로의 구성도.

제2도는 본 발명의 제2실시예의 이득제어회로의 회로구성도.

제3도는 본 발명의 제3실시예의 이득제어회로의 회로구성도.

제4도는 본 발명의 제1실시예의 반도체 장치의 구성을 표시한 회로도.

제5도는 본 발명의 제2실시예의 반도체 장치의 구성을 표시한 회로도.

제6도는 본 발명의 제3실시예의 반도체 장치의 구성을 표시한 회로도.

제7도는 본 발명의 제1의 실시예의 이득제어회로에 있어서의 출력단자바이어스의 최대포화드레인 전류의존성을 표시한도면

제8도는 본 발명의 제1실시예의 이득제어회로에 있어서의 이득의 이득제어전압 의존성을 표시한도면.

제9도는 본 발명의 제2실시예의 이득제어회로에 있어서의 출력단자바이어스의 최대포화드레인 전류의존성을 표시한도면.

제10도는 본 발명의 제2실예의 이득제어회로에 있어서의 이득의 이득제어전압의존성을 표시한도면.

제11도는 본 발명의 제3실시예의 이득제어회로에 있어서의 출력단자바이어스의 최대포화드레인 전류의존성을 표시한도면.

제12도는 본 발명의 제3실시예의 이득제어회로에 있어서의 이득의 이득제어전압의존성을 표시한도면.

제13도는 본 발명의 제1실시예의 반도체 장치에 있어서의 이득의 이득제어전압의존성을 표시한도면.

제14도는 본 발명의 제1실시예의 반도체 장치에 있어서의 3차상호변조변형억압비의 이득압축량의 존성을 표시한도면.

제15도는 본 발명의 제2실시예의 반도체 장치에 있어서의 이득의 이득제어전압의존성을 표시한도면.

제16도는 본 발명의 제2실시예의 반도체 장치에 있어서의 3차상호변조변형억압비의 이득압축량의존성을 표시한도면.

제17도는 본 발명의 제3실시에의 반도체 장치에 있어서의 이득의 이득제어전압의존성을 표시한도면.

제18도는 본 발명의 제3실시예의 반도체 장치에 있어서의 3차상호변조변형억압비의 이득압축량의존성을 표시한도면.

* 도면의 주요부분에 대한 부호의 설명

Tr1 : 능동부하로서 사용하는 제1의 FET

Tr2 : 증폭기로서 사용하는 제2의 FET

Tr3 : 정전류원으로서 사용하는 제3의 FET

Tr4 : 가변능동부하로서 사용하는 제4의 FET

R1 : 바이어스설정용 덤핑저항 C1 : 고주파접지용콘덴서

Tr11 : 능동부하로서 사용하는 제1의 FET

Tr12 : 증폭기로서 사용하는 제2의 FET

Tr13 : 가변능동부하로서 사용하는 제3의 FET

R11 : 바이어스설정용 덤핑저항 C11 : 고주파접지용콘덴서

L11 : 초우크 코일

Tr21 : 능동부하로서 사용하는 제1의 FET

Tr22 : 증폭기로서 사용하는 제2의 FET

Tr33 : 가변능동부하로서 사용하는 제3의 FET

R21 : 바이어스설정용 덤핑저항 C21 : 건캔㏈?/p>

Tr5 : 소오스폴로우어로서 사용하는 제5의 FET

Tr6 : 정전류원으로서 사용하는 제6의 FET R2 : 이득크램프용저항

R3 : 전류크램프용저항

Tr14 : 소오스폴로우어로서 사용하는 제4의 FET

Tr15 : 정전류원으로서 사용하는 제5의 FET R12 : 전류크램프용저항

Tr24 : 소오스폴로우어로서 사용하는 FET

Tr25 : 정전류원으로서 사용하는 FET R22 : 이득크램프용저항

R23 : 전류크램프용저항 (100) : 입력단자

(200) : 출력단자 (300) : 이득제어단자

(400) : 고주파접지단자 (500) : 접지단자

(600) : 전원단자 (700) 초우크코일용단자

(800) : 결합콘덴서용단자

본 발명은 TV튜우너등에 사용되는 GaAs MESFET를 사용한 이득제어회로 및 반도체 장치에 관한 것이다.

종래, TV튜우너등에 사용되는 이득제어회로로서는, PIN다이오드에 의한 감쇠기와 고정이득의 증폭기를 조합해서 이득을 제어하는 것이나 듀얼게이트 FET의 동작점을 바꾸어 이득을 제어하는 것이 있었다. 그러나, PIN다이오드에 대해서는, 현재, GaAs에서 안정된 특성을 가진 PIN구조의 제작이 곤란하기 때문에 실용상 문제가 있다. 또, 듀얼게이트 FET를 사용하는 이득제어회로는, 동작점의 변화에 의해서 드레인전류(이하[I_DS]라고함.)가 변화하기 때문에, 예를 들어 IEEE Transactions on Consumer Electronics, Vol.53, no.3, August 1989에 표시되어 있는 바와 같이, 직류 바이어스를 안정화하고 이득제어전압에 의한 이득제어회로 전체의 소비전류변동을 안정화하기 위한 회로가 별도로 필요하였다.

이득제어회로를 구성하기 위하여 GaAs M SEFT와 같이 I_DS의 불균일이 큰 디바이스를 집적한 반도체장치에 있어서는, 소오스접지증폭기의 드레인전극과 전원과의 사이에 저항부하를 사용하면, I_DS의 불균일로 인해 전압강하량이 변동하게 되어, 드레인 전극의 직류바이어스가 변동한다. 한편, 충분한 이득이 필요한경우, 드레인부하저항을 크게할 필요가 있으나, 이에 의해, 드레인전극의 직류바이어스가 보다 큰 변동을 발생하게 된다. 따라서, 종래의 반도체 장치에서는, 전원전압이 작은 경우에, 전계효과형 트랜지스터를 포화영역에서 동작시키는데 충분한 드레인·소오스간 전압 V_DS를 설정하고, 또한, 충분한 이득및 안정된 직류바이어스를 동시에 얻는것은 곤란하다고 하는 문제가 있었다.

또, 이득제어회로에 대해서는, 이득제어전압을 설정하는데 특별한 전원을 필요로하지 않고, 또 부전압을 부여하는 전원도 필요로 하지 않는 회로구성이 범용성의 점에서 요망되고 있으나, 이와 같은 회로를 실현하기 위해서는, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위가, 이득제어회로의 전원전압으로부터 접지전압의 범위내일것이 필요하게 되고, 종래의 이득제어회로에서는 불가능하였다.

본 발명의 목적은, 상기 문제점에 비추어, 충분한 이득및 안정된 직류 바이어스를 동시에 얻을 수 있고, 제3차상호변조변형적(積) 특성을 가진 이득제어회로 및 반도체 장치를 제공하는 것이다.

본 발명의 제1발명의 이득제어회로는, 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하 FET라고함.)와, 이 제1의 FET와 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 제1의 FET및 제2의 FET와 동일마스크패턴을 가지고 동일과정조건에서 작성된 정전류원으로서 사용하는 제3의 FET와, 가변능동부하로서 사용하는 제4의 FET와, 바이어스설정용 덤핑저항과, 고주파접지용콘덴서를 가지고, 제1의 FET의 드레인전극을 전원에 접속하고, 제1의 FET의 소오스전극 및 게이트전극을 제2의 FET의 드레인전극에 접속하고, 바이어스설정용 덤핑저항을 제2의 FET의 게이트전극과 소오스전극과의 사이에 접속하고, 제2의 FET의 소오스전극을 제3의 FET의 드레인저극 및 제4의 FET의 드레인전극에 접속하고, 제3의 FET의 게이트전극 및 소오스전극을 접지하고, 고주파접지용 콘덴서를 제4의 FET의 소오스전극과 접지와의 사이에 접속하고, 또한 제2의 FET의 게이트전극을 입력단자로 하고 제2의 FET의 드레인전극을 출력단자로 하고, 제4의 FET의 게이트전극을 이득제어단자로하고, 이득제어단자로의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록 한것이다.

본 발명 제2의 발명인 이득제어회로는, 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일마스크패턴을 가지고 동일과정조건하에서 작성된 증폭기로서 사용하는 제2의 FET와, 가변능동부하로서 사용하는 제3의 FET와, 바아어스설정용 덤핑저항과, 초우크코일과, 고주파접지용콘덴서를 가지고, 제1의 FET의 드레인전극을 전원에 접속하고, 제1의 FET의 게이트전극 및 소오스전극을 제3의 FET의 드레인전극에 접속하고, 고주파접지용콘덴서를 제1의 FET의 소오스와 접지 또는 전원과의 사이에 접속하고, 제3의 FET의 소오스전극을 제2의 FET의 드레인전극에 접속하고, 초우크 코일을 제3의 FET의 드레인전극과 소오스전극과의 사이에 접속하고, 바이어스설정용 덤핑저항을 제2의 FET의 게이트전극과 접지와의 사이에 접속하고, 제2의 FET의 소오스전극을 접지하고, 또한, 제2의 FET의 게이트전극을 입력단자로 하고, 제2의 FET의 드레인전극을 출력단자로 하고, 제3의 FET의 게이트전극을 이득제어단자로 하고, 이 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록 한것이다.

본 발명 제3발명인 이득제어회로는, 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 가변능동부하로서 사용하는 제3의 FET와, 바이어스설정용 덤핑저항과, 결합콘덴서를 가지고, 제1의 FET의 드레인전극을 전원에 접속하고, 제1의 FET의 소오스전극 및 게이트전극을 제2의 FET의 드레인전극에 접속하고, 제2의 FET의 게이트전극과 접지와의 사이에 바이어스설정용 덤핑저항을 접속하고, 제2의 FET의 소오스전극을 접지하고, 제2의 FET의 소오스전극을 접지하고, 제3의 FET의 드레인전극을 제2의 FET의 드레인전극에 접속하고, 결합콘덴서를 제3의 FET의 소오스전극 및 제2의 FET의 게이트전극에 접속하고, 또한, 제2의 FET의 게이트전극을 입력단자로 하고, 제2의 FET의 드레인전극을 출력단자로하고, 제3의 FET의 게이트극을 이득제어단자로 하고, 이 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록 한 것이다.

본 발명의 제4발명인 반도체 장치는, 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1 FET와 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와 제1의 FET 및 제2의 FET와 동일마스크패턴을 가지고, 동일과정조건에서 작성된 정전류원으로서 사용되는 제3의 FET와, 가변 능동부하로서 사용되는 제4의 FET와, 소오스 폴로우어로서 사용되는 제5의 FET와, 정전류원으로서 사용하는 제6의 FET와, 바이어스설정용 덤핑저항과, 이득크램프용저항과, 전류크램프용 저항을 가지고, 제1의 FET의 드레인전극을 전원단자에 저항과, 제1의 FET의 소오스전극 및 게이트전극을 제2의 FET의 드레인전극에 접속하고, 바이어스설정용 덤핑저항을 제2의 FET의 게이트전극과 소오스전극과의 사이에 접속하고, 제2의 FET의 소오스전극을 제3의 FET의 드레인전극 및 제4의 FET의 드레인전극에 접속하고, 제3의 FET의 게이트전극 및 소오스전극을 접지단자에 접속하고, 이득크램프용저항을 제4의 FET의 드레인전극과 소오스전극과의 사이에 접속하고, 전류 크램프용저항을 제4의 FET의 게이트전극과 이득제어단자와의 사이에 접속하고, 제5의 FET의 드레인전극을 전원단자에 접속하고, 제5의 FET의 게이트전극용 제2의 FET의 드레인전극에 접속하고, 제5의 FET의 소오스전극을 제6의 FET의 드레인전극에 접속하고, 제6의 FET의 게이트전극 및 소오스전극을 접지단자에 접속하고, 또한, 제2의 FET의 게이트전극을 입력단자로 하고, 제5의 FET의 소오스전극을 출력단자로 하고, 제4의 FET의 소오스전극을 고주파접지단자로 하고, 이 고주파접지단자와 접지 또는 전원등의 고주파접지점과의 사이에 고주파접지용콘덴서를 외부부착하고, 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록 한 것이다.

본 발명 제5발명의 반도체장치는 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하 FET라고함.)와, 이 제1의 FET와 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 가변능동부하로서 사용하는 제3의 FET와 소오스폴로우어로서 사용하는 제4의 FET와, 정전류원으로서 사용하는 제5의 FET와, 바이어스설정용 덤핑저항과, 전류크램프용 저항을 가지고, 제1의 FET의 드레인전극을 전원단자에 접속하고, 제1의 FET의 게이트전극 및 소오스전극을 제3의 FET의 드레인전극에 접속하고, 제1의 FET의 소오스전극을 고주파접지단자에 접속하고, 전류크램프용저항을 제3의 FET 게이트전극과 이득제어단자와의 사이에 접속하고, 제3의 FET의 소오스전극을 제2의 FET의 드레인전극에 접속하고, 제3의 FET의 소오스전극을 초우크코일용단자에 접속하고, 바이어스설정용 덤핑저항을 제2의 FET의 게이트전극과 접지단자와의 사이에 접속하고, 제2의 FET의 소오스전극을 접지단자에 접속하고, 제4의 FET의 드레인전극을 전원단자에 접속하고, 제2의 FET의 드레인전극을 제4의 FET의 게이트전극에 접속하고, 제4의 FET의 소오스전극을 제5의 FET의 드레인전극에 접속하고, 제5의 FET의 게이트전극 및 소오스전극을 접지단자에 접속하고, 또한, 제2의 FET의 게이트전극을 입력단자로 하고, 제4의 FET의 소오스전극을 출력단자로 하고, 고주파접지용콘덴서를 고주파접지단자와 접지 또는 전원용의 고주파정지점과의 사이에 외부부착하고, 초우크코일을 고주파접지단자와 초우크코일을 단자와의 사이에 외부부착하고, 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록 한 것이다.

본 발명의 제6발명인 반도체 장치는 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하, 「FET」라고함.)와, 이 제1의 FET와 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 가변능동부하로서 사용하는 제3의 FET와, 소오스폴로우어로서 사용하는 제4의 FET와, 정전류원으로서 사용하는 제5의 FET와, 바이어스설정용 덤핑 저항과 이득크램프용저항과 전류크램프용저항을 가지고, 제1의 FET의 드레인전극을 전원단자에 접속하고, 제1의 FET의 게이트전극 및 소오스전극을 제2의 FET의 드레인전극에 접속하고, 제2의 FET의 게이트전극과 접지 단자와의 사이에 바이어스설정용 덤핑저항을 접속하고, 제2의 FET의 소오스전극을 접지단자에 접속하고, 제3의 FET의 드레인전극을 제2의 FET의 드레인전극에 접속하고, 이득크램프용 저항을 제3의 FET의 드레인전극과 소오스전극와의 사이에 접속하고, 제3의 FET의 소오스전극을 결합콘덴서용단자에 접속하고, 전류크램프용 저항을 제3의 FET의 게이트전극과 이득제어단자와의 사이에 접속하고, 제4의 FET의 드레인전극을 전원단자에 접속하고, 제2의 FET의 드레인전극을 제4의 FET의 게이트전극에 접속하고, 제4의 FET의 소오스전극을 제5의 FET의 드레인전극에 접속하고, 제5의 FET의 게이트전극 및 소오스전극을 접지단자에 접속하고, 또한, 제2의 FET의 게이트전극을 입력단자로 하고, 제4의 FET의 소오스전극을 출력단자로 하고, 결합콘덴서를 결합콘덴서용단자와 입력단자와의 사이에 외부부착하고, 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록 한것이다.

본 발명 제1발명의 구성에 의하면, 직류바이어스 및 고주파특성에 대해서 다음과 같은 작용을 얻을 수 있다.

먼저, 직류바이어스에 대해서 설명한다. 제1의 FET, 제2의 FET 및 제3의 FET는, 동일마스크패턴을 가지고 동일 과정조건에서 작성한 것이기 때문에, 동일특성을 얻게 된다.

그래서, 제2의 FET의 게이트리이크전류에 의한 바이어스설정용 덤핑저항에서의 전압강하가 충분히 작아지도록 바이어스설정용 덤핑저항의 저항치를 설정하고, 이득제어단자로부터 제4의 FET의 게이트전극을 개재해서 제3의 FET로 유출입하는 전류가, 제3의 FET의 최대포화드레인 전류보다 충분히 작아지도록 제3의 FET의 최대포화드레인 전류를 설정한다.

이에 의해, 제1의 FET, 제2의 FET 및 제3의 FET에는 동등하게 제3의 FET의 최대포화드레인전류가 흐르고, 제1의 FET, 제2의 FET 및 제3의 FET의 드레인, 소오스간 전압은 모두 동등해지고, 또한, 게이트·소오스간 전압도 모두 동등해지도록 자체바이어스 된다. 따라서, 최대포화드레인전류와는 관계없이, 출력단자 전압은 전원 전압의 2/3가 되고, 제2의 FET의 소오스전압은 전원전압의 1/3이 되고, 안정된 직류바이어스를 얻을 수 있다.

다음에, 고주파특성에 대해서 설명한다.

증폭기가 되는 제2의 FET의 소오스전극과 접지와의 사이에 임피어던스는, 제4의 FET의 드레인입력임피이던스가 지배적이 된다. 이 제4의 FET의 드레인입력임피이던스는, 게이트·드레인간 전압의 값에 따라 변화시킬 수 있다. 따라서, 제4의 FET의 게이트전압 즉 이득제어단자의 인가전압을 제어하므로서, 제2의 FET의 소오스전극 및 접지간의 임피이던스를 변화시킬 수 있고, 이득제어가 가능하게 된다.

또, 능동부하인 제1의 FET는, 소오스전극 및 게이트전극에 동일신호가 입력되어 고임피이던스를 가지기 때문에, 증폭기가 되는 제2의 FET는 충분한 이득을 얻을 수 있고, 또한 저항부하와 비교해서 드레인전류에 의한 전압강하가 작기 때문에, 직류바이어스에 변동을 부여하는 일이 없다.

본 발명 제2발명의 구성에 의하면, 직류바이어스 및 고주파특성에 대해서 다음과 같은 작용을 얻을 수 있다.

먼저 직류바이어스에 대해서 설명한다.

제1의 FET 및 제2의 FET는 동일마스크패턴을 가지고 동일과정조건에서 작성한 것이기 때문에, 동일특성을 얻게 된다.

그래서, 제2의 FET의 게이트리이크전류에 의한 바이어스설정용 덤핑저항에서의 전압강하가 충분히 작아지도록 바이어스설정용 덤핑저항의 저항치를 설정하고, 이득제어단자로부터 제3의 FET의 게이트전극을 개재해서 제2의 FET로 유출입하는 전류가 제2의 FET의 최대포화드레인전류보다 충분히 작아지도록 제2의 FET의 최대포화드레인전류를 설정한다.

이에 의해, 제1의 FET 및 제2의 FET에는 동등하게 제2의 FET의 최대포화전류가 흐르고, 제1의 FET 및 제2의 FET의 드레인·소오스간전압은 동등하게 되고, 또한, 게이트·소오스간전압도 동등해지도록 자체바이어스 된다. 따라서, 최대포화드레인전류와는 관계없이, 출력단자의 전압은 전원전압의 1/2이 되고, 안정된 직류바이어스를 얻을 수 있다.

다음에, 고주파특성에 대해서 설명한다.

증폭기인 제2의 FET의 드레인전극과 고주파접지점인 전원과의 사이의 임피이던스는, 제3의 FET의 소오스입력임피이던스가 지배적이 된다. 이 제3의 FET의 소오스입력임피이던스는, 게이트·소오스간접압의 값에 따라 변화한다. 따라서, 제3의 FET의 게이트전압 즉 이득제어단자의 인가전압을 제어하므로서, 제2의 FET의 드레인부하의 임피이던스를 변화시킬 수 있고, 이득제어가 가능해진다.

또, 능동부하인 제1의 FET는, 소오스전극 및 게이트전극에 동일신호가 입력되어 고임피이던스를 가지기 때문에, 증폭기인 제2의 FET는 충분한 이득을 얻을 수 있고, 또한 저항부하와 비교해서 드레인전극에 의한 전압강하가 작기 때문에, 직류 바이어스에 변동을 부여하는 일이 없다.

본 발명의 제3발명의 구성에 의하면, 직류바이어스 및 고주파특성에 대해서 다음과 같은 작용을 얻을 수 있다.

먼저, 직류바이어스에 대해서 설명한다. 제1의 FET 및 제2의 FET는 동일마스크패턴을 가지고 동일과정조건으로 작성한 것이기 때문에, 동일특성을 얻게된다.

그래서 제2의 FET의 게이트리이트전류에 의한 바이어스설정용 덤핑저항에서의 전압강하가 충분히 작아지도록 바이어스설정용 덤핑저항의 저항치를 설정하고, 이득제어단자로부터 제3의 FET의 게이트전극을 개재해서, 제2의 FET에 유출입하는 전류가, 제2의 FET의 최대포화드레인 전류보다 충분히 작아지도록 제2의 FET의 최대포화드레인 전류를 설정한다.

이에 의해, 제1의 FET 및 제2의 FET에는 동등하게 제2의 FET의 최대포화드레인 전류가 흐르고, 제1의 FET 및 제2의 FET의 드레인·소오스간전압은 동등하고, 또한, 게이트·소오스전압도 동등해지도록 자체 바이어스 된다. 따라서, 최대포화드레인 전류와는 관계없이, 출력단자의 전압은 전원전압의 1/2이되고, 안정된 직류바이어스를 얻게된다.

다음에, 고주파특성에 대해서 설명한다. 증폭기인 제2의 FET의 드레인전극과 게이트전극와의 사이의 귀환 임피이던스는, 제3의 FET의 드레인 ·소오스간 임피이던스가 지배적이 된다. 이 제3의 FET의 드레인·소오스간 임피이던스는 게이트·소오스간 전압에 의해 변화한다. 따라서, 제3의 FET의 게이트전압 즉 이득제어단자의 인가전압을 제어하므로서, 제2의 FET의 드레인전극으로부터 게이트전극에의 귀환량을 변화시킬 수 있고, 이득제어가 가능해진다.

또, 능동부하인 제1의 FET는 소오스전극 및 게이트전극에 동일신호가 입력되어 고임피이던스를 가지기 때문에, 증폭기인 제2의 FET는 충분한 이득을 얻을 수 있고, 또한 저항부하와 비교해서 드레인전극에 의한 전압강하가 작기 때문에, 직류바이어스에 변동을 부여하는 일이없다.

본 발명의 제4발명의 구성에 의하면, 직류바이어스 및 고주파특성에 대해서 다음과 같은 작용을 얻을 수 있다.

직류바이어스에 대해서는, 본 발명의 제1발명과 마찬가지로, 제1의 FET, 제2의 FET 및 제3의 FET에는 동등하게 제3의 FET의 최대포화드레인전류가 흐르고, 제1의 FET, 제2의 FET 및 제3의 FET의 드레인·소오스간 전압은 모두 동등해지고, 또한, 게이트·소오스간 전압도 모두 동등해지도록 자체바이어스 된다. 따라서, 최대포화드레인전류와는 관계없이, 출력단자전압은 전원전압의 2/3가 되고, 제2의 FET의 소오스전압은 전원전압의 1/3이 되고, 안정된 직류바이어스를 얻을 수 있다.

또, 고주파특성에 대해서는, 본 발명의 제1발명과 마찬가지로, 증폭기가 되는 제2의 FET의 소오스전극과 접지와의 사이의 임피이던스는, 제4의 FET의 드레인 입력 임피이던스가 지배적이되고, 이 제4의 FET의 드레인 입력 임피이던스는, 게이트·드레인간전압의 값에 따라 변화시킬 수 있다. 딸라서, 제4의 FET의 게이트 전압 즉 이득제어단자의 인가전압을 제어하므로서, 제2의 FET의 소오스전극 및 접지간의 임피이던스를 변화시킬 수 있고, 이득제어가 가능해진다. 또, 능동부하인 제1의 FET는, 소오스전극및 게이트전극에 동일신호가 입력되어 고임피이던스를 가지기 때문에, 증폭기가 되는 제2의 FET는 충분한 이득을 얻을 수 있고, 또한 저저항부하와 비교해서 드레인전류에 의한 전압강하가 작기 때문에, 직류바이어스에 변동을 주는 일이 없다.

또, 제4의 FET의 드레인전극과 소오스전극과의 사이에 접속한 이득크램프용저항에 의해, 측로(側路)임피이던스가 너무 크게 되므로서 생기는 3차상호변조변형특성의 열화를 방지할 수 있다. 또, 제4의 FET의 게이트전극과 이득제어단자와의 사이에 접속한 전류크램프용저항은, 직류적으로는, 제4의 FET의 게이트전위를 저하시키고, 또, 고주파적으로는 제4의 FET의 드레인·게이트용량을 개재해서 이득제어단자에 누설하는 신호를 저해하기 때문에, 직류바이어스의 변동을 용이하게 억제할 수 있고, 포오워드전류에 의한 게이트파괴를 회피할 수 있고 주파스특성을 개선할 수 있다.

본 발명 제5발명의 구성에 의하면, 직류바이어스 및 고주파특성에 대해서 다음과 같은 작용을 얻을 수 있다.

직류바이어스에 대해서는, 본 발명 제2발명과 마찬가지로, 제1의 FET 및 제2의 FET에는 동등하게 제2의 FET의 최대포화전류가 흐르고, 제1의 FET 및 제2의 FET의 드레인·소오스간 전압은 동등해지고, 또한, 게이트·소오스간 전압도 동등해지도록 자체바이어스된다. 따라서, 최대포화드레인 전류와는 관계없이, 출력단자의 전압은 전원전압의 1/2이 되고, 안정된 직류 바이어스를 얻을 수 있다.

또, 고주파특성에 대해서는, 본 발명의 제2발명과 마찬가지로, 증폭기인 제2의 FET의 드레인전극과 고주파접지점인 전원과의 사이의 임피이던스는, 제2의 FET의 소오스 입력 임피어던스가 지배적이 된다. 이 제2의 FET의 소오스 입력 임피이던스는, 게이트·소오스간 전압의 값에 따라 변화한다. 따라서, 제2의 FET의 게이트 전압 즉 이득제어단자의 인가전압을 제어하므로서, 제2의 FET의 드레인부하의 임피이던스를 변화시킬 수 있고, 이득제어가 가능해진다. 또, 능동부하인 제1의 FET는, 소오스전극 및 게이트전극에 동일신호가 입력되어 고임피이던스를 가지기 때문에, 증폭기가 되는 제2의 FET는 충분한 이득을 얻을 수 있고, 또한 저하부하와 비교해서 드레인 전류에 의한 전압강하가 작기 때문에, 직류바이어스에 변동을 주는 일이 없다.

또, 제3의 FET와 이득제어단자와의 사이에 접속한 전류크램프용저항은, 직류적으로는, 제3의 FET의 게이트 전위를 저하시키고, 고주파적으로는, 제3의 FET의 소오스·게이트용량을 개재해서 이득제어단자에 누설되는 신호를 저해하기 때문에, 직류바이어스의 변동을 용이하게 억제할 수 있고, 포오워드 전류에의한 게이트파괴를 회피할 수 있고, 주파수특성을 개선할 수 있다.

본 발명의 제6발명의 구성에 의하면, 직류바이어스 및 고주파특성에 대해서 다음과 같은 작용을 얻을 수 있다.

직류바이어스에 대해서는 본 발명 제3발명과 마찬가지로, 제1의 FET 및 제2의 FET에는 동등하게 제2의 FET의 최대포화드레인 전류가 흐르고, 제1의 FET 및 제2의 FET의 드레인·소오스간전압은 동등하고, 또한, 게이트·소오스간 전압도 동등해지도록 자체바이어스된다. 따라서, 최대포화드레인 전류와는 관계없이, 출력단자의 전압은 전원전압의 1/2이 되고, 안정된 직류바이어스를 얻을 수 있다.

또, 고주파특성에 대해서는, 본 발명의 제8발명과 마찬가지로 증폭기인 제2의 FET의 드레인전극과 게이트전극과의 사이의 귀환 임피이던스는, 제3의 FET의 드레인·소오스간 임피이던스가 지배적이 된다. 이 제3의 FET의 드레인·소오스간 임피이던스는, 게이트·소오스간 전압에 의해 변화한다. 따라서, 제3의 FET의 게이트전압 즉 이득제어단자의 인가전압을 제어하므로서, 제2의 FET의 드레인전극으로부터 게이트전극에의 귀환량을 변화시킬 수 있고, 이득제어가 가능해진다. 또, 능동부하인 제1의 FET는, 소오스전극 및 게이트전극에 동일신호가 입력되어 고임피이던스를 가지기 때문에, 증폭기인 제2의 FET는 충분한 이득을 얻을 수 있고, 또한 저항부하와 비교해서 드레인전류에 의한 전압강하가 작기 때문에, 직류바이어스에 변동을 주는 일이 없다.

또, 제3의 FET의 드레인전극과 소오스전극간의 사이에 접속한 이득크램프 저항에 의해, 제2의 FET의 드레인전극으로부터 게이트 전극에의 귀환량이 너무 작아지므로서 생기는 3차상호변조변형특성의 열화를 방지할 수 있다.

또, 제3의 FET의 게이트전극과 이득제어단자와의 사이에 접속한 전류크램프용저항은, 직류적으로는, 제3의 FET의 게이트전위를 저하시키고, 또, 고주파적으로는 제3의 FET의 드레인·게이트용량 및 드레인·소오스용량을 개재해서, 이득제어단자에 누설되는 신호를 저해하기 때문에, 직류바이어스의 변동을 용이하게 억제할 수 있고, 포오워드전류에 의한 게이트파괴를 회피할 수 있고, 주파특성을 개선할 수 있다.

제1도는 본 발명의 제1의 실시예의 이듣제어회로의 회로구성도이다. 제1도에 있어서, Tr1은 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.). Tr2는 Tr1과 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET, Tr3은 제1의 FET 및 제2의 FET와 동일마스크패턴을 가지고 동일과정조건에서 작성된 정전류원으로서 사용하는 제3의 FET, Tr4는 가변능동부하로서 사용하는 제4의 FET, R1은 바이어스설정용 덤핑저항, C1은 고주파접지용콘덴서, (100)은 입력단자, (200)은 출력단자, (300)은 이득제어단자이다.

제1도에 표시한 바와 같이, 이득제어회로는, Tr1의 드레인전극을 전원에 접속하고, Tr1의 소오스전극 및 게이트전극을 Tr2의 드레인전극에 접속하고, 바이어스설정용 덤핑저항 R1을 Tr2의 게이트전극과 소오스전극과의 사이에 접속하고, Tr2의 소오스전극의 Tr3의 드레인전극 및 Tr4의 드레인전극에 접속하고, Tr3의 게이트전극 및 소오스전극을 접지하고, 고주파 정지용 콘덴서 C1을 Tr4의 소오스전극과 접지와의 사이에 접속한다. 그리고, Tr2의 게이트전극을 입력단자(100)로 하고, Tr2의 드레인전극을 출력단자(200)로 하고, Tr4의 게이트전극을 이득제어단자(300)로한 것이고, 이득제어단자(300)에의 인가전압을 변화시키므로서 증폭기가 되는 Tr2의 이득을 변화시키도록 한 것이다.

먼저, 직류바이어스에 대해서 설명한다. Tr1, Tr2 및 Tr3은, 집적화하므로서, 거의같은 특성을 얻게된다. 그래서, Tr2의 게이트리이크전류에 의한 바이어스 설정용 덤핑저항 TrR1에서의 전압강하가 충분히 작아지도록 바이어스 설정용 덤펑저항 R1의 저항치를 설정한다. 또, 이득제어단자(300)로부터 Tr4의 게이트전극을 개재해서 Tr3에 유출입하는 전류가, Tr3의 최대포화드레인 전류(이하 「I_DSS」라고함.)보다 충분히 작아지도록 Tr3의 I_DSS는 설정한다. 이에 의해, Tr1, Tr2 및 Tr3에는 동등하게 Tr3의 I_DSS가 흐르고, Tr1, Tr2 및 Tr3의 드레인·소오스간전압(이하「V_DS」라고함.)은 모두 동등하고, 또한, 게이트·소오스간전압(이하「V_GS」라고함.)도 모두 동등해지도록 자체바이어스된다. 따라서, 출력단자(200)의 전압은 전원전압 Vdd의 2/3, 또, Tr2의 소오스전압은 전원전압 Vdd의 1/3이 된다. 이것은 상기 조건을 충족하는한 I_DSS에 관계없이 설정된다.

다음에, 고주파특성에 대해서 설명한다. 소오스접지형의 증폭기인 Tr2의 소오스전극과 접지와의 사이의 임피이던스는, Tr3의 드레인입력임피이던스와, Tr4의 드레인 입력임피이던스 및 고주파접지용 콘덴서 C1의 직렬임피이던스와의 병렬치가 된다. Tr3의 드레인입력임피이던스는, 예를 들면, 게이트길이 1g=1[㎛]로 하고, 게이트 폭 Wg=250[㎛]로 하고, 한계치전압 Vth=0,4V로 하면, 700(Ω)정도로 크다. 이에 대해서, 고주파접지용콘덴서 C1의 임피이던스는, 예를 들면, 1[GHZ]의 신호에 대해서 100[PF]로 하고 100[Ω]로 작다. 따라서, 전체 병렬치는 Tr4의 드레인 입력임피이던스가 지배적이 된다. 이 Tr4의 드레인입력임피이던스는, V_DS= 0V의 임피이던스로 되나, 이것은 게이트·드레인간 전압(이하「V_GD」라고함.)의 값에 따라 변화하고, 예를 들면, 게이트길이 1g=1[㎛]로 하고, 게이트폭 Wg=400[㎛]로 하고, 한계치전압 Vth-0.4V로 하면, V_GD=-0.4V로부터 0V의 사이에서 250Ω에서 20Ω의 사이를 변화한다. 따라서, Tr4의 게이트전압을 제어하므로서, Tr3의 측로의 임피이던스가 변화해서 이득제어가 가능하게 된다.

한편, 능동부하인 Tr1은 소오스전극 및 게이트전극에 동일신호가 입력되기 때문에, 700[Ω]정도의 고임피이던스를 가진다. 즉, 증폭기가 되는 Tr2의 드레인부하는 크고, 이에 의해, 충분한 이득을 얻을 수 있다. 또, 이 부하를 저항부하로 치환하는 경우, I_DSS=10mA에 대해서 7V 정도의 전압강하를 발생하나, 상기와 같이 능동부하로서 TR1을 사용하므로서, 2[V]정도의 정위차로 실현할 수 있다. 이에 의해, 직류바이어스의 변동을 방지할 수 있다.

여기서, 제7도 및 제8도를 참조하면서, 제1도에 표시한 제1의 실시예의 이득제어회로에 있어서의 출력단자바이어스의 최대포화드레인 전류의존성과, 이득의 이득제어전압의존성에 대해서 설명한다.

제7도는 본 발명의 제1의 실시예의 이득제어회로에 있어서의 출력단자 바이어스의 최대포화드레인 전류의존성을 표시한도면, 제8도는 본 발명의 제1의 실시예의 이득제어회로에 있어서의 이득의 이득제어전압의존성을 표시한도면이다.

또한, 전원전압을 5[V]로 하고, 이득제어단자(300)의 인가전압 즉, 이득제어전압을 1.0∼1.6[V]의 범위로 하고, 또, Tr1, Tr2 및 Tr3은 게이트 폭 Wg=250[㎛]로 하고, Tr4는 게이트폭 Wg=400[㎛]로 하였다. 또, 바이어스 설정용덤핑저항 R1=1[㏀], 고주파 접지용콘덴서 C1=1000[PF], 측정주파수는 100[MHZ]이다.

제7도에 표시한 바와 같이, 최대포화드레인 전류 I_DSS가 4.9[mA]∼12.5[mA]의 범위에서 바이어스 레벨이 3.3[V]에서 안정되는 것을 알수 있다. 또한, 이때, 이득제어전압은 1.5[V]로 하였다.

또, 제8도에 표시한 바와 같이, 이득제어전압이 1.0[V]∼1.8[V]의 범위에서 +34[dB]∼+5[dB]의 범위의 이득제어가 가능한 것을 알수 있다. 즉, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위는, 이득제어회로의 전원전압으로부터 접지전압의 범위내가 되고, 이에 의해, 이득제어용의 특별한 전원은 불필요하게 된다. 또한, 이때의 최대포화드레인 전류 I_DSS는 3.3[mA]이었다.

다음에, 제2도는 본 발명의 제2 의 실시예의 이득제어회로의 회로구성도이다. 제2도에 있어서, Tr11은 능동부하로서 사용하는 제1 의 전계효과형 트랜지스터(이하「FET」라고함.), Tr12는 Tr11과 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2 의 FET Tr13은 가변능동부하로서 사용하는 제3의 FET, R11은, 바이어스 설정용 덤핑저항, L11은 초우크코일, C11은, 고주파접지용콘덴서, (100)은 입력단자, (200)은 출력단자, (300)은 이득제어 단자이다.

제2도에 표시한 바와 같이 이득제어회로는 Tr11의 드레인전극을 전원에 접속하고, Tr11의 게이트전극 및 소오스전극을 Tr13의 드레인전극에 접속하고, 고주파접지용콘덴서 C11을 전원과 Tr11의 소오스전극과의 사이에 접속하고, Tr13의 소오스전극을 Tr12의 소오스전극에 접속하고, 초우크코일 L11을 Tr13의 드레인전극과 소오스전극과의 사이에 접속하고, 바이어스설정용덤핑저항 R11을 Tr12의 게이트전극과 접지와의 사이에 접속하고, Tr12의 소오스전극을 접지한다. 그리고, Tr12의 게이트전극을 입력단자(100)로 하고, Tr12의 드레인전극을 출력단자(200)로 하고, Tr13의 게이트전극을 이득제어단자(300)로 한것이고, 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 Tr12의 이득을 변화시키도록 한것이다.

먼저, 직류바이어스에 대해서 설명한다. Tr11 및 Tr12는 접적화하므로서 거의 동일특성을 얻게 된다. 그래서, Tr12의 게이트리이크 전류에 의한 바이어스 설정용 덤핑저항 R11에서의 전압강하가 충분히 작아지도록 바이어스 설정용 저항 R11의 저항치를 설명한다. 또, 이득제어단자(300)로부터 Tr13의 게이트전극을 개재해서 Tr12에 유출입하는 전류가 Tr12의 I_DSS보다 충분히 작아지도록 Tr12의 I_DSS가 흐르고, Tr11 및 Tr12의 V_DS는 동등하고, 또한, V_GS로 동등해지도록 자체 바이어스 된다. 이에 의해, 출력단자(200)의 전압은 전원전압 Vdd의 1/2이 된다. 이것은, 상기 조건을 충족하는 한 I_DSS에 관계없이 설명된다.

다음에, 고주파특성에 대해서 설명한다.

소오스접지형의 증폭기인 Tr12의 드레인전극과 고주파 접지점인 전원과의 사이의 임피이던스는, Tr13의 소오스입력임피이던스 및 초우크코일 L11의 임피이던스의 병렬임피이던스와 Tr11의 소오스입력임피이던스 및 고주파접지용 콘덴서 C11의 병렬임피이던스와의 직렬치가 되나, Tr11의 소오스입력임피이던스는, 소오스전극 및 게이트전극에 동일신호가 입력되기 때문에, 게이트길이 1g=1[㎛]로 하고, 게이트폭 Wg=250[㎛]로 하고, 한계치 전압 Vth=0.4[V]로 하면, 700[Ω]정도로 크다. 또, 고주파접지용콘덴서 C11의 임피이던스는, 예를 들면 1[GHZ]의 신호에 대해서 100[DF]로하면 10[Ω]로 작아진다. 이에 의해, Tr11및 고주파접지용콘덴서 C11의 병렬 임피이던스는 10[Ω]이하가 된다. 또, 초우크코일 L11의 임피이던스는, 1[GHZ]의 신호에 대해서 1[μΩ]로 하면 1[㏀]가 된다. 따라서, 전체직렬치에서는 Tr13의 소오스입력임피이던스가 지배적이 된다. Tr13의 소오스 입력임피이던스는, V_DS= 0V의 임피이던스가 되나, 이것은 V_GS의 값에 따라 변화하고, 예를 들면 게이트길이 1g=1[㎛]로 하고, 게이트폭 Wg=400[㎛]로 하고, 한계치전압 Vth=0.4V로 하면, V_GS=-0.4V에서 0V의 사이에서 250Ω에서 20Ω의 사이를 변화한다. 따라서, Tr13의 게이트전압을 제어하므로서, Tr12의 드레인부하의 임피이던스가 변화해서 이득제어가 가능해진다..

또, 상기와 같이 능동부하인 Tr11은, 700Ω 정동의 고임피이던스를 가진다. 즉, 증폭기가 되는 Tr12의 드레인부하는 크게되고, 이에 의해, 충분한 이득을 얻을 수 있다. 또, 이 부하를 저항부하로 치환하는 경우, I_DSS=10mA에 대해서 7V 정도의 전압강하가 생기나, 능동부하로서 Tr11을 사용하므로서 2V 정도의 전위차로 실현할 수 있다. 이에 의해, 직류바이어스의 변동을 방지할 수 있다.

여기서, 제9도 및 제10도를 참조하면서, 제2도에 표시한 제2 의 실시예의 이득제어회로에 있어서의 출력단자바이어스의 최대포화드레인 전류의존성과, 이득의 이득제어전압의존성에 대해서 설명한다.

제9도는 본 발명의 제2의 실시예의 이득제어회로에 있어서의 출력단자 바이어스의 최대포화드레인 전류의존성을 표시하는도면, 제10도는 본 발명의 제2 의 실시예의 이득제어회로에 있어서의 이득의 이득제어전압의존성을 표시한도면이다.

또한, 전원전압을 5[V]로 하고, 이득제어단자(300)의 인가전압 즉, 이득제어전압을 2.0∼2.5[V]의 범위로 하고, 또, Tr11, Tr12 및 Tr13은 게이트폭 Wg= 250[㎛]로 하였다. 또, 바이어스 설정용 덤핑저항 R11=1[㏀], C11=1000PF, 초우크코일 L11=1UH, 측정주파수는 100MHZ이다.

제9도에 표시한 바와 같이, 최대포화드레인 전류 I_DSS가 5.1[mA]∼13.0[mA]의 범위에서 바이어스레벨이 2.5[V]에서 안정되는 것을 알았다. 또한, 이때, 이득제어전압은 2.5[V]로 하였다.

제10도에 표시한 바와 같이, 이득제어전압이 2.0[V]∼2.5[V]의 범위에서 35[dB]∼+8[dB]의 범위의 이득제어가 가능한 것을 알수 있다. 즉, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위는 이득제어회로의 전원전압으로부터 접지전압의 범위내가 되고, 이에 의해 , 이득제어용의 특별한 전원은 불필요하게 된다. 또한, 이때, 최대포화드레인 전류 I_DSS는 8.7[mA]이었다.

또한, 상기 제2 의 실시예에서는, 고주파접지용콘덴서 C11을 전원과 Tr11의 소오스전극과의 사이에 접속하였으나, Tr11의 소오스전극 및 접지간에 접속해도 마찬가지의 효과를 얻을 수 있다.

다음에, 제3도는 본 발명의 제3 의 실시예의 이득제어회로를 표시한 회로 구성도이다.

제3도에 있어서, Tr21은 능동부하로서 사용하는 제1 의 전계효과형 트랜지스터(이하「FET」라고함.), Tr22는 Tr21과 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2 의 FET, Tr23은 가변능동부하로서 사용하는 제3 의 FET, R21은 바이어스 설정용 덤핑저항, C21은 결합콘덴서, (100)은 입력단자, (200)은 출력단자, (300)은 이득제어단자이다.

제3도에 표시한 바와 같이 이득제어회로는, Tr21의 드레인전극을 전원에 접속하고, Tr21의 소오스전극 및 게이트전극을 Tr22의 소오스전극에 접속하고, 바이어스설정용덤핑저항 R1을 Tr22의 드레인전극과 접지와의 사이에 접속하고, Tr22의 소오스전극을 접지하고, Tr23의 드레인전극을 제2 의 FET의 드레인전극에 접속하고,고주파 접지용콘덴서 C21을 Tr23의 소오스전극 및 Tr22의 게이트전극에 접속한다. 그리고, Tr22의 게이트전극을 입력단자(100)로 하고, Tr22의 드레인전극을 출력단자(200)로 하고, Tr23의 게이트전극을 이득제어단자(300)로한 것이고, 이득제어단자(300)의 인가전압을 변화시키므로서 증폭기가 되는 Tr22의 이득을 변화시키도록한 것이다.

먼저, 직류바이어스에 대해서 설명한다.

Tr21 및 Tr22는 집적화하므로서, 거의 동일특성을 얻게된다. 그래서 Tr22의 게이트리이크전류에 의한 바이어스설정용덤핑저항 R21에서의 전압강하가 충분히 작아지도록 바이어스 설정용덤핑저항 R21의 저항치를 설정한다. 또, 이득제어단자(300)로부터 Tr23의 게이트전극을 개재해서, Tr22로 유출입하는 전류가, Tr22의 I_DSS보다 작아지도록 Tr22의 I_DSS를 설정한다. 이에 의해, Tr21 및 Tr22에는 동등하게 Tr22의 I_DSS가 흐르고, Tr21 및 Tr22의 V_DS는 동등하고, 또한, V_GS도 동등해지도록 자체바이어스 된다. 이에 의해, 출력단자(200)의 전압은 전원전압 Vdd의 1/2이 된다. 이것은 상기 조건을 충족하는 한 I_DSS에 관계없이 설정된다.

다음에, 고주파특성에 대해서 설명한다.

소어스접지형의 증폭기인 Tr22의 드레인전극과 게이트전극과의 사이에 귀환임피이던스는, Tr23의 드레인·소오스사이 임피이던스와 고주파접지용콘덴서 C21의 임피이던스와의 직렬치가 되나, 고주파접지용 콘덴서 C21의 임피이던스는, 예를 들면 1[GHZ]의 신호에 대해서 100[PF]로 하면 10[Ω]로 작기 때문에, Tr23의 드레인·소오스간 임피이던스가 지배적이 된다. Tr23의 소오스입력임피이던스는, V_DS=0V의 임피이던스가 되나, 이것은 V_GS=00.4V에서 0V의 사이에서 250Ω에서 20Ω의 사이을 변화한다. 따라서, Tr23의 게이트전압의 제어에 따라서, Tr22의 드레인전극으로부터 게이트전극에의 귀환량이 변화해서 이득제어가 가능해진다.

한편, 능동부하인 Tr21은, 소오스전극 및 게이트전극에 동일신호가 입력되게 때문에, 700Ω 정도의 고임피이던스를 가진다. 즉, 증폭기가 되는 Tr2의 드레인부하는, 크고, 이에 의해, 충분한 이득을 얻을 수 있다. 또, 이 부하를 저항부하로 치환하는 경우, I_DSS=10mA에 대해서 7V 정도의 전압강하가 발생되나 능동부하로서 Tr21을 사용하므로서 2V 정도의 전위차로 실현할 수 있다. 이에 의해, 직류바이어스의 변동을 방지할 수 있다.

여기서, 제11도 및 제12도를 참조하면서, 제3도 표시한 제3의 실시예의 이득제어회로에 있어서의 출력단자 바이어스의 최대포화드레인 전류의존성과, 이득의 이득제어전압의존성에 대해서 설명한다.

제11도는 본 발명의 제3의 실시예의 이득제어회로에 있어서의 출력단자 바이어스이 최대포화드레인 전류의존성을 표시한도면, 제12도는 본 발명의 제3의 실시예의 이득제어회로에 있어서의 이득의 이득제어전압 의존성을 표시한도면이다.

또한, 전원전압을 5[V]로 하고, 이득제어단자(300)의 인가전압, 즉 이득제어전압을 2.0∼2.5[V]의 범위로 하고, 또, Tr21, Tr22 및 Tr23은 게이트폭 Wg=250[㎛]로 하였다. 또, 바이어스설정용 덤핑저항 R21=1[KΩ], 결합 콘덴서 C21=1000[PF], 측정주파수는 100[MHZ]이다.

제11도에 표시한 바와 같이, 최대포화드레인 전류 I_DSS가 5.1[mA]∼13.0[mA]의 범위에서 바이어스레벨이 2.5[V]에서 안정되는 것을 알 수 있다. 또한, 이때, 이득제어전압은 2.5[V]로 하였다.

제12도에 표시한 바와 같이, 이득제어전압 2.0[V]∼2.5[V]에서 +37[dB]∼-15[dB]의 이득제어가 가능한 것을 알수 있다. 즉, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위는, 이득제어회로의 전원전압으로부터 접지전압의 범위내가 되고, 이에 의해, 이득제어용의 특별한 전원은 불필요하게된다. 또한, 이때, 최대포화드레인 전류 I_DSS는 8.7[mA]이었다.

다음에, 제4도는 본 발명의 제1의 실시예의 반도체 장치의 구성을 표시한 회로도이다.

제4도에 있어서, Tr1은 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하, 「FET」라고함.). Tr2는 Tr1과 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용되는 제2의 FET, Tr3은 Tr1 및 Tr2와 동일마스크패턴을 가지고 동일과정조건에서 작성된 정전류원으로서 사용되는 제3의 FET, Tr4는 가변능동부하로서 사용되는 제4의 FET, Tr5는 소오스폴로우어로서 사용하는 제5의 FET, Tr6은 정정류원으로서 사용하는 제6의 FET, R1은 바이어스 설정용 덤핑저항, R2은 이득크램프용저항, R3은 전류크램프저항, (100)은 입력단다, (200)은 출력단자, (300)은 이득제어단자, (400)은 고주파접지단자, (500)은 접지단자, (600)은 전원단자이다.

제4도에 표시한 바와 같이, Tr1의 드레인전극을 전원단자(600)에 접속하고, Tr1이 소오스전극 및 게이트전극을 Tr2의 게이트전극에 접속하고, 바이어스설정용 덤핑저항 R1을 Tr2의 게이트전극과 소오스전극과의 사이에 접속하고, Tr2의 소오스전극을 Tr3의 드레인전극 및 Tr4의 드레인전극에 접속하고, Tr3의 게이트전극 및 소오스전극을 접지단자(500)에 접속하고, 이득크램프용저항 R2를 Tr4의 드레인전극과 소오스전극과의 사이에 접속하고, 전류크램프용저항 R3을 Tr4의 게이트전극과 이득제어단자(300)와의 사이에 접속하고, Tr5의 드레인전극을 전원단자(600)에 접속하고, Tr5의 게이트전극을 Tr2의 드레인전극에 접속하고, tr5의 소오스전극을 Tr6의 드레인전극에 접속하고, Tr6의 게이트전극 및 소오스전극을 접지단자(500)의 접속한다. 그리고, Tr2의 게이트전극을 입력단자(100)로 하고, Tr5의 소오스전극을 출력단자(200)로 하고, Tr4의 소오스전극을 고주파접지단자(400)로 하고, 또, 고주파접지단자(400)와, 접지단자(500) 혹은 전원단자(600)등의 고주파접지점과의 사이에 고주파접지용콘덴서(500) 혹은 전원단자(600)등의 고주파접지점과의 사이에 고주파접지용콘덴서(도시생략)를 외부부착한 것이고, 이득제어단자(300)의 인가전압을 변화시키므로서 증폭기가 되는 Tr의 이득을 변회시키도록한 것이다.

이와 같이 구성한 반도체 장치는, 제1도에 표시한 제1의 실시예의 이득제어회로로부터 집적화하기 어려운 대용량의 고주파접지용콘덴서 C1을 외부부착으로 하고, 출력버퍼를 소오스폴로우어가 되는 Tr5에 의해 구성하고, 이득크램프용저항 R2의 및 전류크램프용저항 R3을 추가한 것이다. 따라서, 제1의 실시예의 이득회로와 마찬가지로, Tr1, Tr2, 및 Tr3의 V_DS는 모두 동등해지도록 자체 바이어스 된다. 이에 의해, I_DSS와 관계없이 출력단자(200)의 전압은, 전원전압 Vdd의 2/3로 고정되고, Tr2의 소오스전압은 전원전압 Vdd의 1/3로 고저된다. 또, Tr4의 게이트전압을 제어하므로서, Tr3의 측로의 임피이던스가 변화해서 이득제어가 가능해진다.

또, 출력단자(200)의 바이어스레벨변동에 대해서는, Tr5는 Tr6의 I_DSS에 의해 구동되기 때문에 이 전류를 흐르게하는 V_GS가 발생하다. 이 값은 Tr6의 I_DSS변동에 의존하나, V_GS의 변동에 대한 I_DS의 변화는 작고, 예를 들면 케이트길이 1g=1[㎛], 게이트폭 Wg=500[㎛], 한계치전압 Vth=O.4V, 콘덕턴스 gm=100[mS]로하면, Tr6의 I_DSS가 10mA 변동해도 V_GS는 0.1V의 변동밖에 발생하지 않는다. 이것은, Tr5의 게이트전압이 전원전압 Vdd의 2/3에서 고정되어 있으므로서, Tr5 및 Tr6을 포화영역에서 사용한다고 하는데 관해서 매우 안정적인 바이어스레벨이다.

또, 이득램프용저항 R2는, 측로 임피이던스가 너무 크게 되므로서 발생되는 3차상호변조변형특성의 열화를 방지하기 위한 것이다.

또, 전류 크램프용저항 R3은, 다음과 같은 2개의 작용을 가진것이다. 즉, 직류적으로, 이득제어단자(300)와 Tr2의 소오스전극와의 차전압이 쇼트키장벽보다 크게되는 경우에 Tr4의 게이트로부터 Tr3에 대전류가 흐르는 일이 있기 때문에, 이것을 방지하기 위해 전류크램프저항 R3에 의해 전압강하를 발생시켜 Tr4의 게이트저위를 내린다. 또, 고주파적으로는, Tr4의 드레인·게이트용량을 개재해서, 이득제어단자(300)의 누설하는 신호를 저해한다. 따라서, 전류크램프용저항 R3을 삽입하므로서, 직류바이어스의 변동을 용이하게 억제할 수 있고, 포오워드전류에 의한 게이트파괴를 회피할 수 있고, 주파수특성을 개선할 수 있다. 또, Tr5는 소오스플로우어이고 광대역에 걸쳐 출력임피이던스를 작게하므로서, 부하에 안정적으로 전력을 공급할 수 있다.

여기서, 제13도 및 제14도를 참조하면서, 제4도에 표시한 제1의 실시예의 반도체 장치에 있어서의 이득의 이득제어전압의존성과, 3차상호변조변형억압비의 이득압축량의존성에 대해서 설명한다.

제13도는 본 발명의 제1실시예의 반도체 장치에 있어서의 이득의 이득제어전압의존성을 표시한도면, 제14도는 본 발명의 제1의 실시예의 반도체 장치에 있어서의 3차상호변조변형억압비의 이득압축량 의존성을 표시한도면이다.

또한, 전원전압을 5[V]로 하고, 이득제어단자(300)의 인가전압 즉, 이득제어전압을 1.2∼2.0[V]의 범위로 하고, 또, Tr1, Tr2 및 Tr3의 게이트폭 Wg=250[㎛], Tr4의 게이트폭 Wg=400[㎛], Tr5의 게이트폭 Wg=250[㎛], Tr6의 게이트폭 Wg=500[㎛]로 하였다. 또, 바이어스 설정용 덤핑저항 R1=1[KΩ], 이득크램프용저항 R2=1KΩ, 점류크램프용저항 R3=10[KΩ]로 하였다. 또, 고주파접지용콘덴서는 용량 100[PF]로 하고, 고주파 접지단자(400)의 접지단자(500)와의 사이에 성장하였다.

제13도에 표시한 바와 같이, 이득제어전압이 1.0[V]∼1.6[V]의 범위에서 +24[dB]∼+4[dB]의 범위의 이득제어가 가능한 것을 알 수 있다. 즉, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위는, 이득제어회로의 전원전압으로부터 접지전압의 범위내가 되고, 이에 의해, 이득제어용의 특별한 전원은 불필요하게 된다. 또한, 이때, 측정주파수를 400[MHZ]로 하고, 또, 최대포화드레인 전류 I_DSS는 8.3[mR]이였다.

또, 제14도에 표시한 3차상호변조변형억압비의 이득압축량의존성에 있어서, 3차상호변조변형성분은 400[MHZ] 및 450[MHK]의 2신호를 입력레벨 -30[dBm]에서 입력한 경우에 발생하는 350[MHZ]의 3차상호변조변형출력성분으로 하고, 신호성분은 400[MHZ]의 신호를 -30[dBm]에서 입력한 경우의 출력성분으로 하였다. 이 제14도에서 명백한 바와 같이, 이득압축량 15[dB]까지 3차상호변조변형 60[dBc]이상의 성능을 얻게되는 것을 알 수 있다.

다음에, 제5도는 본 발명의 제2의 실시예의 반도체 장치의 구성을 표시한 회로도이다. 제5도에 있어서, Tr11은 능동부하로서 사용되는 제1의 전계효과형 트랜지스터(이하「FET」라고함.), Tr12는 Tr11과 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET, Tr13은 가변능동부하로서 사용하는 제3의 FET, Tr14 는 소오스폴로우어로서 사용되는 제4의 FET, Tr15는 정전류원으로서 사용하는 제5의 FET, R11은 바이어스설정용 덤핑저항, R12는 전류크램프용저항, (100)은 입력단자, (200)은 출력단자, (300)은 이득제어단자, (400)은 고주파접지단자, (500)은 접지단자, (600)은 전원단자, (700)은 초우크코일용단자이다.

제5도에 표시한 바와 같이, 반도체 장치는 Tr11의 드레인전극을 전원단자(600)에 접속하고, Tr11의 게이트전극 및 소오스전극을 Tr13의 드레인전극에 접속하고, Tr11의 소오스전극을 고주파접지단자(400)에 접속하고, 전류크램프용저항 R12를 Tr13의 게이트전극과 이득제어단자(300)와의 사이에 접속하고, Tr13의 소오스전극을 Tr12의 드레인전극에 접속하고, Tr13의 소오스전극을 초오크코일용 단자 (700)에 접속하고, 이득크램프용저항 R11을 Tr12의 게이트전극과 접지단자(500)와의 사이에 접속하고, Tr12의소오스전극을 접지단자(500)에 접속하고, Tr14의 드레인전극을 전원단자(600)에 접속하고, Tr12의 드레인전극을 Tr14의 게이트전극에 접속하고, Tr14의 소오스전극을 Tr15의 드레인전극에 접속하고, Tr15의 게이트전극 및 소오스전극을 접지단자(500)에 접속한다. 그리고, Tr12의 게이트전극을 입력단자(100)로 하고, Tr14의 소오스전극을 출력단자(200)로 한다. 또, 고주파접지용큰덴서(도시생략)을 고주파접지단자(400)와 접지단자(500) 혹은 전원단자(600)등의 고주파접지점과의 사이에 외부부착하고, 또, 초우크코일(도시생략)을 고주파접지단자(400)와 초우크코일용 단자(700)에 외부부착한 것이다. 이에 의해, 이득제어단자(300)의 인가전압을 변화시키므로서 증폭기가 되는 Tr12의 이득을 변화시킨다.

이와 같이 구성한 반도체 장치는, 제2도에 표시한 이득제어회로로부터 집적화하기 어려운 대용량의 고주파접지용콘덴서 C1 및 초우크코일 L11을 외부부착하고, 출력버퍼를 소오스폴로우어가 되는 Tr14에 의해 구성하고, 전류크램프용저항 R12를 첨가한 것이다. 따라서, 제2의 실시예의 이득제어회로와 마찬가지로 Tr11 및 Tr12의 V_DS는 동등해지도록 자체 바이어스되다. 이에 의해, I_DSS에 관계없이 출력단자(200)의 전원전압 Vdd의 1/2로 고정된다. 또, Tr13의 게이트전압을 제어하므로서, Tr12의 부하임피이던스가 변화해서 이득제어가 가능하게 된다.

또, 출력단자의 바이어스레벨변동에 대해서는 Tr14는 Tr15의 I_DSS에 의해 구동되기 때문에 이 전류를 흐르게하는 V_GS가 발생한다. 이값은 Tr15의 I_DSS변동에 의존하나, V_GS의 변동에 대한 I_DS의 변화는 작고, 예를 들면 게이트길이 1g=1[㎛], 게이트폭 Wg=500[㎛], 한계치전압 Vth=0.4V, 콘덕던스 gm=100mS로 하면, Tr15의 I_DSS가 100mA 변동해도 V_GS는 0.1V의 변동밖에 발생하지 않는다. 이것은 Tr14의 게이트전압이 전원전압 Vdd의 1/2에서 고정되어 있는 것보다 Tr14 및 Tr15를 포화영역에서 사용한다는데 대해서 매우 안정적인 바이어스레벨이다.

또, 전류크램프용저항 R12는, 다음과 같은 2개의 작용을 가진 것이다. 즉, 직류적으로는, 이득제어단자(300)와 Tr11의 소오스전극과의 차전압이 쇼트키장벽보다 크게되는 경우에, Tr13의 게이트로부터 Tr12에대전류가 흐르는 일이 있기 때문에, 이것을 방지하기 위해 전류 크램프용저항 R12에 의해 전압 강하를 발생시켜 Tr13의 게이트전압을 내린다. 또, 고주파적으로는, Tr13의 소오스·게이트용량을 개재해서 이득제어단자(300)에 누설되는 신호를 저해한다. 따라서, 전류크램프용저항 R12를 Tr13의 게이트전극과 이득제어단자(300)와의 사이에 삽입하므로서, 직류바이어스의 변동을 용이하게 억제할 수 있고, 포오워드전류에 의한 게이트파괴를 회피할 수 있고, 주파수특성을 개선할 수 있다.

또, Tr14은 소오스폴로우어이고 광대역에 걸쳐 출력임피이던스를 작게하므로서, 부하에 안정적인 전력을 공급할 수 있다.

또, 부하임피이던스가 너무 크게되므로서 생기는 3차상호변조변형특성의 열화를 방지하기 위해, 고주파접지단자(400)와 초우크코일용단자(700)와의 사이에 초오크코일과 병렬로 이득크램프용저항(도시생략)을 삽입하는 것이 가능하다.

여기서, 제15도 및 제16도를 참조하면서, 제5도에 표시한 제2의 실시예의 반도체 장치에 있어서의 이득의 이득제어전압의존성과, 3차상호변조변형억압비의 이득압축량의존성에 대해서 설명한다.

제15도는 본 발명의 제2의 실시예의 반도체 장치에 있어서의 이득의 이득제어전압의존성을 표시하는도면, 제16도는 본 발명의 제2의 실시예의 반도체 장치에 있어서의 3차상호변조변형억압비의 이득압축량의존성을 표시한도면이다.

또한, 전원전압을 5[V]로 하고, 이득제어단자(300)의 인가전압 즉, 이득제어전압을 2.0∼2.5[V]의 범위로 하고, Tr11, Tr12 및 Tr13은 게이트폭 Wg=250[㎛], Tr14은 게이트폭 Wg=500[㎛], Tr15는 게이트폭 Wg=500[㎛], Tr15는 게이트폭 Wg=500[㎛]로 하였다. 또, 전류 크램프용저항 R11=1[Ω]로 하고, 바이어스설정용덤핑저항 R12=10[KΩ]로 하였다. 또, 외부부착의 고주파접지용 콘덴서는 용량1000[PF]로 하고, 고주파접지단자(400)와 접지단자(500)와의 사이에 실장하고, 초우크코일을 인덕턴스1[μH]로 하고, 고주파접지단자(400)와 초우크코일용단자(700)와의 사이에 실장하였다. 또, 이득크램프용저항(도시생략)으로서 1[KΩ]의 저항을 고주파접지단자(400)와 초우크코일을 단자(700)와의 사이에 실장하였다.

제15도에 표시한 바와 같이, 이득제어전압이 2.0[V]∼3.0[V]의 범위에서 +22[dB]∼+3[dB]의 범위의 이득제어가 가능한 것을 알 수 있다. 즉, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위는, 이득제어회로의 전원전압으로부터 접지전압의 범위내가 되고, 이에 의해, 이득제어용의 특별한 전원은 불필요하게 된다. 또한, 이때, 측정주파수는 400[MHZ]이고, 최대포화드레인 전류 I_DSS는 8.9[mA]이었다.

또, 제15도에 표시한 3차상호변조변형억압비의 이득압축량의존성에 있어서, 3차상호변조변형성분은 400[MHZ] 및 450[MHZ]의 2신호를 입력레벨 -30(dBm]으로 입력한 경우에 발생하는 350[MHZ]의 3차상호변조변형출력성분으로 하고, 신호성분은 400[MHZ]의 신호를 -30]dBm]으로 입력한 경우의 출력성분으로 하였다. 이 제15도에서 명백한 바와 같이, 이득압축량 10[dB]까지 3차상호번조변형 60[dBc]이상의 성능을 얻게 되는 것을 알 수 있다.

다음에, 제6도는 본 발명의 제3의 실시예의 반도체 장치의 구성을 표시한 회로도이다.

제6도에 있어서, Tr21은 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하, 「FET」라고함.), Tr22는 Tr2와 동일마스크패턴을 가지고 동일과정조건에서 작성된 증폭기로서 사용하는 제2의 FET, Tr23은 가변능동부하로서 사용하는 제3의 FET, Tr24는 소오스폴로우어로서 사용하는 제4의 FET, Tr25는 정전류원으로서 사용하는 제5의 FET, R21은 바이어스설정용 덤핑저항, R22는 이득크램프용 덤핑저항, R23은 전류크램프용저항, (100)은 입력단자, (200)은 출력단자, (300)은 이득제어단자, (500)은 접지단자, (600)은 전원단자, (800)은 결합콘덴서용단자이다.

제6도에 표시한 바와 같이, 반도체 장치는, Tr21의 드레인전극을 전원단자(600)에 접속하고, Tr21의 게이트전극 및 소오스전극을 Tr22의 드레인전극에 접속하고, Tr22의 게이트전극과 접지단자(500)와의 사이에 바이어스설정용 덤핑저항 R21을 접속하고, Tr22의 소오스전극을 접지단자(500)에 접속하고, Tr23의 드레인전극을 Tr22의 드레인전극에 접속하고, 전류크램프용저항 R22을 Tr23의 드레인전극과 소오스전극과의 사이에 접속하고, Tr23의 소오스전극을 결합콘덴서용단자(800)에 접속하고, 이득크램프용저항 R23을 Tr23의 게이트전극과 이득제어단자(300)와의 사이에 접속하고, Tr24의 드레인전극을 전원단자(600)에 접속하고, Tr22의 드레인전극을 Tr24의 게이트전극에 접속하고, Tr24의 소오스전극을 Tr25의 드레인전극에 접속하고, Tr25의 게이트전극 및 소오스전극을 접지단자(500)에 접속한다.

그리고, Tr22의 게이트전극을 입력단자로 하고, Tr24의 소오스전극을 출력단자로 한다. 또, 결합콘덴서(도시생략)를 결합콘덴서용단자(800)와 입력단자(100)와의 사이에 외부부착한 것이다. 이에 의해 이득제어단자(300)의 인가전압을 변화시키므로서 증폭기가 되는 Tr22의 이득을 변화시킨다.

이와 같이 구성한 반도체 장치는, 제3도에 표시한 제3의 이득제어회로부터 집적화되기 어려운 대용량의 결합콘덴서(21)를 외부부착으로하고, 출력버포를 소오스폴로우어가 되는 Tr24에 의해 구성하고, 이득크램프용저항 R22 및 전류크램프용저항 R23을 부가한 것이다. 따라서, 제3의 실시예의 이득제어회로와 마찬가지로, Tr21 및 Tr22의 V_DS는 동등해지도록 자체바이어스 된다. 이에의해, I_DSS에 관계없이, 출력단자(200)의 전압은 전원전압 Vdd의 1/2이 된다. 또, Tr23의 게이트전압을 제어하므로서, Tr22의 드레인전극으로부터 게이트전극에의 귀환량이 변화해서 이득제어가 가능해진다.

또, 출력단자(200)의 바이어스레벨변동에 대해서는, Tr24는 Tr25의 I_DSS에 의해 구동되기 때문에 이 전류를 흐르게하는 V_GS가 발생한다. 이 값은 Tr25의 I_DSS변동에 의존하나, V_GS의 변동에 대한 I_DS의 변화는 작고, 예를 들면 게이트길이 1g=1[㎛], 게이트폭 Wg=500[㎛], 한계치전압 Vth=0.4V, 콘덕턴스 gm=100[ms]로 하면, Tr25의 I_DSS가 10mA 변동해도 V_GS는 0.1V의 변동밖에 발생하지 않는다. 이것은, Tr24의 게이트전압이 전원전압 Vdd의 1/2로 고정되어 있으므로서, Tr24 및 Tr25를 포화영역에서 사용하는데 관해서 매우 안정적인 바이어스레벨이다.

또, 이득크램프저항 R22, Tr22의 드레인전극으로부터 게이트전극에의 귀환량이 너무 작게 되므로서 생기는 3차상호변조변형특성의 열화를 방지하기 위한 것이다.

또, 전류크팸프용저항 R23은, 다음과 같은 2개의 작용을 가진 것이다. 즉, 직류적으로는, 이득제어단자(300)와 Tr23의 드레인전극와의 차전압이 쇼트키 장벽보다 크게되는 경우에, Tr23의 드레인전극와의 차전압이 쇼트키장벽보다 크게되는 경우에, tr23의 게이트전극으로부터 Tr22에 대전류가 흐르는 일이 있기 때문에, 이것을 방지하기 위해 전류크램프용저항 R23에 의해 전압강하를 발생시켜 Tr23의 게이트전위를 내린다. 또, 고주파적으로는 Tr23의 드레인·게이트용량 및 드레인·소오스용량을 개재해서, 이득제어단자(300)에 누설되는 신호를 저해한다. 따라서, 전류크램프용저항 R23을 삽입하므로서, 직류바이어스의 변동을 용이하게 억제할 수 있고, 포오워드전류에 의한 게이트파괴를 회피할 수 있고, 주파수특성을 개선할 수 있다. 또, Tr24는 소오스폴로우어이고 광대역에 걸쳐 출력임피어던스를 작게하므로서, 부하에 안정적으로 전력을 공급할 수 있다.

여기서, 제17도 및 제28도를 참조하면서, 제6도에 표시한 제3의 실시예의 반도체 장치에 있어서의 이득의 이득제어전압의존성과, 3차상호변조변형억압비의 이득압축량의존성에 대해서 설명한다.

제17도는 본 발명의 제3의 실시예의 반도체 장치 있어서의 이득의 이득제어전압의존성을 표시하는도면, 제18도는 본 발명은 제3의 실시예의 반도체 장치에 있어서의 3차상호변조변형억압비의 이득압축량의존성을 표시한도면이다.

또한, 전원전압을 5[V]로 하고, 이득제어단자(300)의 인가전압 즉, 이득제어전압을 2.0∼3.0[V]로 하고, Tr21 및 Tr22는 게이트폭 Wg=250[㎛], Tr23은 게이트폭 Wg=250[㎛], Tr24는 게이트폭 Wg=500[㎛], Tr25는 게이트폭 Wg=500[㎛]로 하였다. 또, 바이어스설정용 덤핑저항 R21=1[KΩ], 이득크램프용저항 R22=1[KΩ], 전류크램프용저항 R23=10[KΩ]로 하였다. 또, 결합콘덴서는 용량 1000[pF]로하고, 결합콘덴서용 단자(800)와 입력단자(100)와의 사이에 실장하였다.

제17도에 표시한 바와 같이, 이득제어전압이 2.0[V]∼3.0[V]의 범위에서 +14[dB]∼22[dB]의 범위의 이득제어가 가능한 것을 알 수 있다. 즉, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위는, 이득제어회로의 전원전압으로부터 접지전압의 범위내가 되고, 이에 의해, 이득제어용의 특별한 전원은 불필요하게 된다. 또한, 이때, 측정주파수는 400[MHZ]이고, 최대포화드레인 전류 I_DSS는 8.+[mA]이였다.

또, 제18도에 표시한 3차상호변조변형억압비의 이득압축량의존성에 있어서, 3차상호변조변형성분은, 400[MHZ]의 2신호를 입력레벨 -30[dBm]에서 입력한 경우에 발생하는 350[MHZ]의 3차상호변조변형출력성분으로 하고, 신호성분은 400[MHZ]의 신호를 -30[dBm]에서 입력한 경우의 출력성분으로 하였다. 이 제18도에서 명백한 바와 같이, 이득압축량 19[dB]까지 3차상호변조변형 60[dBc] 이상의 성능을 얻게 되는 것을 알 수 있다.

또한, 본 발명은 상기 실시예에 한정되는 것은 아니고, 본 발명의 취지에 기초하여 여러가지의 변형이 가능하고, 이들을 본 발명의 배제하는 것은 아니다.

이상, 설명한 바와 같이, 본 발명의 이득제어회로 및 반도체 장치에 의하면, 최대포화드레인 전류의 불균일이 크고, 전원전압이 작은 경우에도, 각 FET를 포화영역에서 동작시키는데 충분한 드레인·소오스간 전압을 설정할 수 있고, 또한, 제3차상호변조변형적 특성을 가지고, 충분한 이득 및 안정된 직류바이어스를 동시에 얻을 수 있다. 또, 최대이득을 부여하는 전압으로부터 최소이득을 부여하는 전압의 범위가, 이득제어회로의 전원전압으로부터 접지전압의 범위내가 되기 때문에, 이득제어용의 특별한 전원이 불필요하게 된다. 또, 이득제어회로를 집적화한 반도체 장치는, 외부단자가 적고, 필요로하는 외부부착부품이 적기 때문에, 조립공정의 조립공정의 에너지절약을도모할 수 있다.

Claims (6)

1. 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일한 마스크패턴을 가지고 동일한 과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 상기 제1의 FET 및 상기 제2의 FET와 동일한 마스크패턴을 가지고 동일한 과정조건에서 작성된 정전류원으로서 사용하는 제3의 FET와, 가변능동부하로서 사용되는 제4의 FET와, 바아어스 설정용 덤핑저항과, 고주파접지용 콘덴서를 가지고, 상기 제1의 FET의 드레인전극을 전원에 접속하고 상기 제1의 FET의 소오스전극 및 게이트전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 바이어스 설절용 덤핑저항을 상기 제2의 FET의 게이트전극과 소오스전극과의 사이에 접속하고, 상기 제2의 FET의 소오스전극을 상기 제3의 FET의 드레인전극 및 상기 제4의 FET의 드레인전극에 접속하고, 상기 제3의 FET의 게이트전극 및 소오스전극을 접지하고, 상기 고주파접지용콘덴서를 상기 제4의 FET의 소오스전극과 접지와의 사이에 접속하고, 또한, 상기 제2의 FET의 게이트전극을 입력단자로 하고, 상기 제2의 FET의 드레인전극을 출력단자로 하고, 상기 제4의 FET의 게이트전극을 이득제어단자로하여, 상기 이득제어단자에의 인가전압을 변화시키므로서 증폭기가 되는 상기 제2의 FET의 이득을 변화시키도록한 이득제어회로.
2. 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일한 마스크패턴을 가지고 동일한 과정조건하에서 작성된 증폭기로서 사용하는 제2의 FET와, 가변 능동부하로서 사용하는 제3의 FET와, 바이어스 설정용 덤핑저항과, 초우크코일과, 고주파접지용콘덴서를 가지고, 상기 제1의 FET의 드레인전극을 전원에 접속하고, 상기 제1의 FET의 게이트전극 및 소오스전극을 상기 제3의 FET의 드레인전극에 접속하고, 상기 고주파접지용콘덴서를 상기 제1의 FET의 소오스와 접지 또는 전원과의 사이에 접속하고, 상기 제3의 FET의 소오스전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 초우크코일을 상기 제3의 FET의 드레인전극과 소오스전극과의 사이에 접속하고, 상기 바이어스설정용 덤핑 저항을 상기 제2의 FET의 게이트전극과 접지와의 사이에 접속하고, 상기 제2의 FET의 소오스전극을 정지하고, 또한, 상기 제2의 FET의 게이트전극을 입력단자로 하고, 상기 제2의 FET의 드레인전극을 출력단자로 하고, 상기 제3의 FET의 게이트전극을 이득제어단자로하여, 이 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 상기 제2의 FET의 이득을 변화시키도록한 이득제어회로.
3. 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일한 마스크패턴을 가지고 동일한 과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 가변능동부하로서 사용하는 제3의 FET와, 바이어스설정용 덤핑저항과, 결합콘덴서를 가지고, 상기 제1의 FET의 드레인전극을 전원에 접속하고, 상기 제1의 FET의 소오스전극 및 게이트전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 제2의 FET의 게이트전극과 접지와의 사이에 상기 바이어스설정용 덤핑저항을 접속하고, 상기 제2의 FET의 소오스전극을 접지하고, 상기 제3의 FET의 드레인전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 결합콘덴서를 상기 제3의 FET의 소오스전극 및 상기 제2의 FET의 게이트전극에 접속하고, 또한, 상기 제2의 FET의 게이트전극을 입력단자로 하고, 상기 제2의 FET의 드레인전극을 출력단자로 하고, 상기 제3의 FET의 게이트전극을 이득제어단자로 하여, 이 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 상기 제2의 FET의 이득을 변화시키므로서 증폭기가 되는 상기 제2의 FET의 이득을 변화시키도록한 이득제어회로.
4. 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일한 마스크패턴을 가지고 동일한 과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 상기 제1의 FET 및 상기 제2의 FET와 동일한 마스크패턴을 가지고 동일 과정조건에서 작성된 정전류원으로 사용하는 제3의 FET와, 가변능동부하로서 사용하는 제4의 FET와, 소오스폴로우어로서 사용하는 제5의 FET와 정전류원으로서 사용하는 제6의 FET와, 바이어스설정용 덤핑저항과, 이득크램프용 저항과 전류크램프용저항을 가지고, 상기 제1의 FET의 드레인전극을 전원단자로 접속하고, 상기 제1의 FET의 소오스전극 및 게이트전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 바이어스설정용 덤핑저항을 상기 제2의 FET의 게이트전극과 소오스전극과의 사이에 접속하고, 상기 제2의 FET의 소오스전극을 상기 제3의 FET의 드레인전극 및 제4의 FET의 드레인전극에 접속하고, 상기 제3의 FET의 게이트전극 및 소오스전극을 접지단자에 접속하고, 상기 이득크램프용저항을 상기 제3의 FET의 드레인전극과 소오스전극와의 사이에 접속하고, 상기 전류크램프용저항을 상기 제4의 FET의 게이트전극과 이득제어단자와의 사이에 접속하고, 상기 제5의 FET의 드레인전극을 전원단자에 접속하고, 상기 제5의 FET의 게이트전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 제5의 FET의 소오스전극을 상기 제6의 FET의 드레인전극에 접속하고, 상기 제6의 FET의 게이트전극 및 소오스전극을 상기 접지단자에 접속하고, 또한, 상기 제2의 FET의 게이트전극을 입력단자로 하고, 상기 제5의 FET의 소오스전극을 출력단자로 하고, 상기 제4의 FET의 소오스전극을 고주파 접지단자로 하고, 이 고주파 접지단자와 접지 또는 전원등의 고주파접지점과의 사이에 고주파접지용 콘덴서를 외부부착하여, 상기 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 상기 제2의 FET의 이득을 변화시키도록한 반도체 장치.
5. 능동부하로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일한 마스크패턴을 가지고 동일한 과정조건에서 작성된 증폭기로서 사용하는 제2의 FET와, 가변능동부하로서 사용하는 제3의 FET와, 소오스폴로우어로서 사용하는 제4의 FET와, 정전류원으로서 사용하는 제5의 FET와, 바이어스설정용 덤핑저항과, 전류크램프용저항을 가지고 상기 제1의 FET의 드레인전극을 전원단자에 접속하고, 상기 제1의 FET의 게이트전극 및 소오스전극을 상기 제3의 FET의 드레인전극에 접속하고, 상기 제1의 FET의 소오스전극을 고주파 접지단자에 접속하고, 상기 전류 크램프용 저항을 상기 제3의 FET 게이트전극과 이득제어단자와의 사이에 접속하고, 상기 제3의 FET의 소오스전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 제3의 FET의 소오스전극을 상기 초우크코일용단자에 접속하고, 상기 바이어스설정용 덤핑저항을 상기 제2의 FET의 게이트전극과 접지단자와의 사이에 접속하고, 상기 제2의 FET의 소오스전극을 상기 접지단자에 접속하고, 상기 제4의 FET의 드레인전극을 전원단자에 접속하고, 상기 제2의 FET와 드레인 전극을 상기 제4의 FET의 게이트전극에 접속하고, 상기 제4의 FET의 소오스전극을 상기 제5의 FET의 드레인전극에 접속하고, 상기 제5의 FET의 게이트전극 및 소오스전극을 접지단자에 접속하고, 또한, 상기 제2의 FET의 게이트전극을 입력단자로 하고, 상기 제4의 FET의 소오스전극을 출력단자로 하고, 상기 고주파접지용 콘덴서를 상기 고주파접지단자와 접지 또는 전원등의 고주파접지점와의 사이에 외부부착하고, 상기 초우크코일을 상기 고주파접지단자와 상기 초우크코일용단자와의 사이에 외부부착하여, 상기 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록한 반도체 장치.
6. 능동하부로서 사용하는 제1의 전계효과형 트랜지스터(이하「FET」라고함.)와, 이 제1의 FET와 동일한 마스크패턴을 가지고 동일한 과정조건에서 작성한 증폭기로서 사용하는 제2의 FET와, 가변능동부하로서 사용하는 제3의 FET와, 소오스폴로우어로서 사용하는 제4의 FET와, 정전류원으로서 사용하는 제5의 FET와, 바이어스 설정용 덤핑저항과, 이득크램프용 저항과, 전류크램프용저항을 가지고, 상기 제1의 FET의 드레인전극을 전원단자에 접속하고, 상기 제1의 FET의 게이트전극 및 소오스전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 제2의 FET의 게이트전극과 접지단자와의 사이에 상기 바이어스설정용 덤핑저항을 접속하고, 상기 제2의 FET의 소오스전극을 상기 접지단자에 접속하고, 상기 제3의 FET의 드레인전극을 상기 제2의 FET의 드레인전극에 접속하고, 상기 이득크램프용저항을 상기 제3의 FET의 드레인전극과 소오스전극과의 사이에 접속하고, 상기 제3의 FET의 소오스전극을 결합콘덴서용 단자에 접속하고, 상기 전류크램프용저항을 상기 제3의 FET의 게이트전극과 상기 이득제어단자와의 사이에 접속하고, 상기 제4의 FET의 드레인전극을 상기 전원단자에 접속하고, 상기 제2의 FET의 드레인전극을 상기 제4의 FET의 게이트전극에 접속하고, 상기 제4의 FET의 소오스전극을 상기 제5의 FET의 드레인 전극에 접속하고, 상기 제5의 FET의 게이트전극 및 소오스전극을 접지단자에 접속하고, 또한, 상기 제2의 FET의 게이트전극을 입력단자로 하고, 상기 제4의 FET의 소오스전극을 출력단자로 하고, 상기 결합콘덴서를 상기 결합콘덴서용단자와 입력단자와의 사이에 외부부착하여, 상기 이득제어단자의 인가전압을 변화시키므로서 증폭기가 되는 제2의 FET의 이득을 변화시키도록한 반도체 장치.