KR950009741A - 반도체 메모리 시험장치 - Google Patents

Abstract

피시험 메모리(MUT)에 패턴발생기(2)로 부터의 시험데이터 패턴, 어드레스 패턴 및 제어신호를 부여하고, 그 피시험 메모리로 부터 판독된 판독데이터와 기대치 데이터를 XOR게이트(4X)에 의하여 비교하여 일치의 경우는 패스를 불일치의 경우는 페일을 나타내는 비교결과를 출력하고, 그 XOR 게이트 (4X)가 검출한 일치신호 (WC)를 레지스터(42)에 유지하여, 금지신호로서 출력하고, 피시험 메모리(MUT)에 대한 금지게이트(44)에 부여하고, 이로서 피시험 메모리에 부여되는 기입이네이블 신호(WE)를 금지하고, 이것과 동시에 비교결과 금지게이트(45)에게도 부여되고, 비교결과를 강제적으로 PASS로서 출력하여 피시험 메모리에 대한 과잉 기입을 방지한다.

Description

반도체 메모리 시험장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 이 발명의 제1의 관점에 의한 과잉 기입을 방지한 실시예를 도시하는 블록도,

제6도는 이 발명의 제3의 관점에 의한 판정이력을 얻는 구성으로 한 실시예를 도시하는 블록도,

제10도는 이 발명의 제4관점에 의한 일괄소거시험을 행하는 실시예의 블록도.

Claims (17)

1. 피시험 메모리의 어드레스를 지정하는 어드레스 패턴과, 상기 피시험 메모리의 상기 지정된 어드레스에 기입해야 할 시험데이터 패턴과, 상기 피시험 메모리의 상기 어드레스로 부터 판독된 판독 데이터와 비교해야 할 기대치 데이터와, 및 상기 피시험메모리에 부여하는 제어신호를 패턴발생 시퀀스를 결정하는 프로그램에 따라 발생하는 패턴발생수단과, 상기 제어신호는 상기 피시험 메모리의 동작상태를 제어하는 동작상태 제어신호를 포함하며, 상기 피시험 메모리에 상기 패턴발생수단으로 부터의 상기 시험데이터 패턴, 상기 어드레스 패턴, 및 상기 제어신호가 부여되고, 상기 피시험 메모리로 부터 판독된 판독 데이터와 상기 기대치를 비교하여 일치의 경우는 패스를, 불일치의 경우는 페일을 나타내는 비교결과로서 출력하는 비교수단과, 상기 비교수단이 일치를 검출하였을 때에 그 비교결과를 유지하고 금지신호로서 출력하는 금지신호 유지수단과, 상기 금지신호가 부여되고, 이에 응답하여 상기 피시험 메모리에 부여되는 상기 동작상태 제어신호를 금지하고, 이로서 상기 피시험 메모리에 대한 과잉기입을 방지하는 금지게이트수단, 및 상기 비교수단이 출력측에 삽입되고, 상기 금지신호에 응답하여 상기 비교결과의 출력을 금지하는 비교결과 금지수다으로 구성되며, 상기 전일치 검출수단의 입력은 상기 비교결과 금지수단의 출력에 접속되어 있는 것을 특징으로 하는 반도체 메모리 시험장치.
2. 제1항에 있어서, 상기 금지게이트수단, 상기 비교수단 및 상기 금지신호 유지수단은 각각 복수의 상기 피시험 메모리에 대응하여 설치되고, 상기 시험장치는 추가로, 상기 복수의 비교수단의 비교결과의 전부가 패스였을경우에 매치플래그를 출력하여 상기 패턴발생수단에 부여하는 전일치 검출수단을 포함하고, 상기 패턴발생수단은 상기 매치플래그가 얻어졌는가 아닌가에 의하여 상기 패턴발생 시퀀스를 제어하는 것을 특징으로 하는 반도체 메모리 시험장치.
3. 제1항에 있어서, 상기 패턴발생수단로 부터의 각 시험패턴을 소망의 논리파형으로 정형하는 파형정형수단과, 상기 파형정형수단으로부터의 시험패턴을 소망전압의 실파형으로 변환하는 드라이버 수단을 추가로 포함하고, 상기 금지게이트 수단은 상기 파형 정형수단과 상기 드라이버 수단의 사이에 설치되어 있는 것을 특징으로 하는 반도체 메모리 시험장치.
4. 제1항에 있어서, 상기 비교수단의 출력의 불일치 회소를 계수하고, 불일치 회수가 미리 결정한 회수로 된것을 나타내는 신호를 제2의 일치검출신호로서 상기 금지 신호 유지수단에 부여함으로서 상기 금지게이트 수단 및 상기 비교결과 금지수단을 각각 금지하는 불일치 회수계수수단을 포함하는 것을 특징으로 하는 반도체 메모리 시험장치.
5. 제4항에 있어서, 상기 패턴발생수단은 어드레스를 경신할대에 상기 금지신호 유지수단을 클리어하여 상기 금지게이트수단 및 상기 비교결과 금지수단의 금지를 해제하는 것을 특징으로 하는 반도체 메모리 시험장치.
6. 제4항에 이썽서, 상기 불일치 회수계수 수단의 계수치를 판독하는 수단과, 상기 판독된 계수치를 격납하는 페일해석 메모리 수단이 설치되어 있는 것을 특지응로 하는 반도체 메모리 시험장치.
7. 피시험 메모리에 부여하는 시험패턴을 발생하는 패턴발생수단과, 상기 피시험 메모리의 판독데이터를 비트마다 기대치 데이터와 비교하여, 비트 마다 일치 또는 불일치를 나타내는 복수의 비트의 판정정보를 출력하는 비교수단과, 상기 비교수단의 출력의 각각의 비트에 대응하여 설치되고, 상기 판정정보의 비트 마다의 불일치수를 계수하는 카운터수단을 포함하는 것을 특징으로 하는 반도체 메모리 시험장치.
8. 제7항에 있어서, 상기 카운터 수단의 계수치를 판독하는 판독수단이 설치되어 있는 것을 특징으로 하는 반도체 메모리 시험장치.
9. 제8항에 있어서, 상기 판독수단의 출력측에 접속되고, 상기 카운터 수단으로부터 판독된 수치를 대응하는 어드레스에 격납하는 페일해석 메모리가 설치되어 있는 것을 특징으로 하는 반도체 메모리 시험장치.
10. 제7항에 있어서, 상기 비교수단은 일치를 검출하면, 그 일치를 나타내는 금지신호를 출력하는 수단을 구비하고, 상기 시험장치는 상기 피시험 메모리에 부여하고 그 동작을 제어하는 금지게이트 수단이 설치되어 있는것을 특징으로 하는 반도체 메모리 시험장치.
11. 제10항에 있어서, 상기 금지게이트 수단의 출력에 접속되고, 상기 금지게이트 수단을 통하여 상기 피시험 메모리에 부여되는 제어신호의 회수를 어드레스마다 계수하는 기입회소를 어드레스마다 형성하는 기입회수 계수수단이 설최되어 있는 것을 특징으로 하는 반도체 메모리 시험장치.
12. 동시 병렬적으로 소거시험되는 복수의 피시험 메모리로 부터 판독되는 판독데이터와 패턴발생수단으로 부터 발생되는 시험패턴 중의 기대치 데이터를 각각 복수의 논리비교수단에서 비교하고, 상기 판독데이타와 상기 기대치 데이터가 불일치 일때에는 페일신호를, 일치일때에는 패스신호를 각각 비교결과로서 출력하는 반도체 메모리 시험장치에 있어서, 모든 상기 논리비교수단의 비교결과로서 부여되고, 상기 비교결과의 적어도 하나가 페일신호이면 이를 검출하여 OR페일신호로서 출력하는 OR페일 검출수단과 각각의 상기 논리비교수단의 비교결과를 각각 유지하는 유지수단과, 상기 유지수단으로 부터의 유지출력이 부여되고, 상기 패턴발생수단이 발생하는 상기 시험패턴중의 일련의 어드레스 시퀀스에 있어서 상기 유지수단의 출력이 모두 페일인 것을 검출하면 이를 나타내는 AND 페일신호를 출력하는 제2검출수단을 포함하고, 상기 패턴발생수단은 상기 제1및 제2검출수단으로 부터의 검출신호에 의거하여 패턴발생 시퀀스를 제어하는 수단으로 구성되는 것을 특지응로 하는 반도체 메모리 시험장치.
13. 제12항에 있어서, 상기 패턴발생수단은 상기 시험패턴의 시퀀스를 제어하는 시퀀스 제어부와, 상기 시퀀스 제어부의 제어에 따라 연산에 의하여 어드레스 패턴을 생성하는 어드레스 연산부와, 어드레스를 세이브 하는 어드레스 세이브 레지스터와, 상기 OR 페일신호에 응답하여 그 OR 페일을 발생시킨 어드레스를 페일 어드레스로서 상기 어드레스 세이브 레지스터에 로드하고, 상기 AND 페일신호가 발생하여 상기 피시험메모리가 일괄 소거도는 경우는 상기 AND 페일신호에 응답하여 상기 어드레스 세이브 레지스터내의 상기 페일 어드레스를 상기 어드레스 연산부에 발생하여야할 일련의 어드레스 시퀀스의 초기치로서 부여하도록 제어하는 세이브/로드 제어수단을 포함하는 것을 특징으로 하는 반도체 메모리 시험장치.
14. 제13항에 있어서, 상기 패턴발생수단은 상기 어드레스 연산부가 발생한 어드레스를 미리 정한 시간 만큼 지연하는 지연수단을 포함하고, 상기 지연시간은 상기 피시험 메모리가 상기 어드레스를 인가한 시점에서, 그 어드레스의 인가에 의하여 판독된 데이터에 관한 상기 비교수단의 비교결과에 의거하여 상기 제1및 제2검출수단에 의하여 생성된 상기 OR페일신호와 상기 AND 페일신호가 상기 세이브/로드 제어수단에 도달할때까지의 시간과 거의 같게 선택되어 있고, 상기 세이브/로드 제어수단은 상기 OR페일신호가 부여되면, 그때 상기 지연수단에서 출력된 지연어드레스를 상기 어드레스 세이브 레지스터에 로드하는 것을 특징으로 하는 반도체 메모리 시험장치.
15. 소망의 시퀀스로 초기치로 부터 최종치 까지의 일련의 어드레스를 반복 생성함과 동시에 상기 피시험 메모리에 기입하여야할 시험데이터와, 상기 피시험 메모리로 부터 판독된 데이터와 비교하여야할 기대치 데이터와, 제어신호를 생성하고, 상기 피시험메모리에 상기 일련의 어드레스와 상기 시험데이터와 상기 제어신호를 부여하여 기입판독을 행하게 하는 패턴발생수단과, 상기 제어신호는 상기 피시험 메모리의 동작상태를 제어하는 동작상태 제어신호를 포함하고 있으며, 상기 피시험 메모리로 부터 판독된 데이터와 상기 기대치 데이터를 비교하고, 일치인가 불일치인가를 나타내는 판정결과를 출력하는 논리비교수단과, 상기 일련의 어드레스가 차례로 주어지고, 상기 일련의 어드레스의 반복마다 판독모드와 기입모드가 서로 교대로 변환되는 2개의 페일해석 메모리와, 상기 일련의 어드레스의 각 어드레스에 있어서 판독모드에 있는 상기 페일해석 메모리로 부터 판독된 전회의 판정 결과가 주어지고, 상기 전회의 판정결과가 일치의 경우는 상기 피시험 메모리에 공급되는 상기 동작상태 제어신호를 금지하여 상기 피시험 메모리에 대한 기입을 금지하고, 일치가 아닌 경우에는 상기 동작상태 제어신호를 상기 피시험 메모리에 부여하여 상기 피시험 메모리에 대한 기입판독을 행하게 하는 금지게이트수단을 포함하며, 상기 피시험 메모리로 부터 판독된 데이터에 대한 상기 논리비교수단에 의한 비교결과를 기입모드에 있는 상기 페일해석 메모리에 기입하도록 되어 있는 것을 특징으로 하는 반도체 메모리 시험장치.
16. 제15항에 있어서, 상기 패턴발생수단은 상기 페일해석 메모리로 부터 판독된 전호의 비교결과가 부여되고, 그 비겨결과가 일치의 경우는 상기 피시험 메모리에 대한 시험데이터의 인가사이클, 가입사이클 및 판독사이클을 스킵하고, 발생시키는 어드레스를 곧 갱신하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 시험장치.
17. 피시험 메모리로 부터 판독되는 판독데이터와 패턴발생기로 부터 출력되는 기대치 데이터를 논리비교기에 있어서 비교하고, 판독데이터와 기대치 데이터가 불일치 일때는, 논리 비교기 부터 페일신호가 출력됨과 동시에 일치일 때는 매치플래그 신호를 공급하는 반도체 메모리 시험장치에 있어서, 패턴발생기에 있는 어드레스 발생부는 차례로 계속 접근하는 베이스 연산부, 데스티네이션 연산부 및 어드레스 디스크램블 연산부를 갖고, 어드레스 연산결과를 출력하는 멀티플렉서를 갖고 어드레스 디스크램블 연산부의 출력을 멀티플렉서의 한쪽의 입력에 접속함과 동시에 베이스 연산부의 출력을 멀티플렉서의 다른편의 입력에 접속하여 스킵모드에 의하여 베이스 연산부의 출력을 변환출력하는 것을 특징으로 하는 반도체 메모리 시험장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.