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KR950009081B1 - Redundancy circuit of semiconductor memory device - Google Patents

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KR950009081B1
KR950009081B1 KR1019930010314A KR930010314A KR950009081B1 KR 950009081 B1 KR950009081 B1 KR 950009081B1 KR 1019930010314 A KR1019930010314 A KR 1019930010314A KR 930010314 A KR930010314 A KR 930010314A KR 950009081 B1 KR950009081 B1 KR 950009081B1
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cell
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cell array
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한교진
변현근
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삼성전자주식회사
김광호
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Abstract

내용 없음.No content.

Description

반도체 메모리 장치의 결함구제회로Fault Relief Circuit in Semiconductor Memory Device

제1도는 본 발명이 적용되어지는 8개의 입/출력단자를 갖는 스태틱셀 메모리장치의 개괄적 블록다이아그램.1 is a schematic block diagram of a static cell memory device having eight input / output terminals to which the present invention is applied.

제2도는 본 발명에 따른 결함구제회로를 갖는 스태틱셀 메모리장치에서 하나의 데이터 입/출력선에 연결된 열블럭을 나타내는 블록도.2 is a block diagram showing a column block connected to one data input / output line in a static cell memory device having a defect repair circuit according to the present invention.

제3도는 함께 나란한 관계에 있는 제3a도 및 제3c 로 구성되며, 제3a도 및 제3d도는 각각 제2도에 도시한 k 번째 열블럭의 제1비트라인군 및 제64비트라인군을 상세히 도시한 회로도이고, 제3c도는 제2도에 도시한 k번째 열블럭의 리던던트 비트라인군을 상세히 도시한 회로도.FIG. 3 is composed of FIGS. 3a and 3c in parallel relationship, and FIGS. 3a and 3d detail the first bitline group and the 64th bitline group of the k-th column block shown in FIG. 3C is a circuit diagram showing in detail the redundant bit line group of the k-th column block shown in FIG.

제4도는 제3도에 도시한 메모리셀의 회로구성 및 공통전원선과 공통접지선과의 접속관계를 보이는 회로도.4 is a circuit diagram showing a circuit configuration of the memory cell shown in FIG. 3 and a connection relationship between a common power supply line and a common ground line.

제5도는 제3a도, 제3b도 및 제3c도의 결합관계를 보이는 제3도의 도면.FIG. 5 is a view of FIG. 3 showing a coupling relationship of FIGS. 3a, 3b and 3c.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱셀 메모리(Static cell Memory)장치의 결함구제회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a defect repair circuit in a static cell memory device.

일반적인 반도체 메모리장치에는 제조공정시 발생하는 결함을 구제하기 위한 결함구제회로(또는 리던던시회로라 함)을 채용하고 있다. 결함 구제회로를 채용하게 되면 제조공정시 결함 발생된 셀을 여분의 셀로 대치함으로써 정상적인 칩으로 사용할 수 있게 된다. 이러한 결합구제는 특히 고집적 메모리장치에 대단히 유용하다. 통상적으로, 결합구제는 행단위 또는 열단위로 이루어지며, 특히 다수개의 입/출력포트를 갖는 바이트 와이드(byte wide)메모리장치에서는 열단위의 결함구제가 유용하게 사용된다.A general semiconductor memory device employs a defect repair circuit (or a redundancy circuit) for repairing defects generated during the manufacturing process. When the defect relief circuit is adopted, the defective cell can be replaced with a spare cell in the manufacturing process, and thus it can be used as a normal chip. Such coupling mechanisms are particularly useful for highly integrated memory devices. In general, coupling is performed in units of rows or columns, and column defects are particularly useful in byte wide memory devices having a plurality of input / output ports.

스태틱셀 메모리장치에 있어서 결함구제시 고려해야할 문제점중 하나는 직류전류결함(DC defect : 이하 DC 결함이라 함) 에 관한 것이다. 즉, 결함발생에 의하여 메모리셀이 접지단으로 도통되는 문제점이 발생되었을 때에, 이 결함이 발생된 메모리셀을 다른 스페이셀(spare cell)로 대치하여 정상적인 칩동작을 구현할 수 있으나, 상기 결함이 발생된 메모리셀에서 프리차이지된 비트라인으로부터 메모리셀을 통하여 접지단으로 직류전류가 흐르는 DC결함은 여전히 존재한다는 문제점을 갖는다. 이러한 DC 결함이 발생되면 불필요한 전력비를 갖게 된다.One of the problems to consider when fixing a fault in a static cell memory device is a DC current defect (hereinafter referred to as a DC defect). That is, when a problem occurs in which the memory cell is connected to the ground terminal due to a defect, a normal chip operation may be implemented by replacing the memory cell in which the defect occurs with another spar cell, but the defect occurs. In a conventional memory cell, there is a problem that a DC defect flowing from a precharged bit line to a ground terminal through the memory cell still exists. When such a DC fault occurs, it has an unnecessary power ratio.

이러한 DC 결함을 제거한 결함구체에 대한 종래 기술이 1986년 케이조 아오야마 등에게 특히 허여된 미합중국 특허번호 4, 587,637호에 상세히 개시되어 있다. 상기한 기술에 따르면, 각각의 비트라인 프리차이지용 전원과 비트라인 사이에 퓨즈를 구비하여, 결함셀을 포함하는 비트라인열을 리던던트 비트라인열로 대치하고 아울러 해당 퓨즈를 절단하여 결함셀이 접속되는 비트라인에는 프리차아지전압이 공급되지 않도록 하여 DC 결함을 제거할 수 있다.Conventional techniques for the removal of such DC defects are disclosed in detail in US Pat. No. 4, 587,637, in particular to Keizio Aoyama et al. In 1986. According to the above technique, a fuse is provided between each of the bit line precharge power supply and the bit line, replacing the bit line row including the defective cell with the redundant bit line row and cutting the fuse to connect the defective cell. The DC fault can be eliminated by preventing the precharge voltage from being applied to the bit line.

그러나 상기한 종래 기술에서는 각 비트라인마다 퓨즈를 구비하여야 하므로, 고집적 메모리장치에서는 집적도가 떨어지게 되는 단점을 갖게 되며, 또한 메모리셀에 공급되는 전원점압으로부터 메모리셀 내부를 통하여 접지단으로 흐르는 직류전류는 여전히 제거되지 아니하는 단점을 갖게 된다.However, in the above-described conventional technology, since a fuse is provided for each bit line, a density may be degraded in a high density memory device, and a DC current flowing from the power supply voltage supplied to the memory cell to the ground terminal through the memory cell may be It still has the disadvantage of not being removed.

DC 결함을 구제하기 위한 또다른 종래 기술이 1988년 오사무 쿠라카미에게 특허 허여된 미합중국 특허번호 4,780,851에 상세히 개시되어 있다. 이 기술은 행단위 즉 워드라인단위로 결함구제하는 기술로서, 결함셀에 공급되는 전원전압으로부터 결함셀 내부를 통하여 접지단으로 흐르는 직류전류를 제거할 수 있는 결함구제회로를 제공하고 있다. 상기 특허기술에 대하여 구체적으로 살펴보면, 메모리셀에 동작전압을 인가하는 분기전압선이 퓨즈를 통하여 전원전압선에 접속되도록 하고, 행단위 즉 워드라인단위로 결함구제를 실시하는 한편, 결함셀이 접속되는 분기전압선에 대응하는 퓨즈를 절단하여 DC결함을 구제하는 기술이다.Another prior art for addressing DC defects is disclosed in detail in US Pat. No. 4,780,851, issued to 1988 Osamu Kurakami. This technique provides a defect repair circuit in units of rows, that is, word lines, and provides a defect repair circuit capable of removing a DC current flowing from the power supply voltage supplied to the defect cell to the ground terminal through the defect cell. Looking at the patent technology in detail, the branch voltage line for applying the operating voltage to the memory cell is connected to the power supply voltage line through the fuse, the branch to which the defect cell is connected while performing the defect repair in the row unit or word line unit This is a technique for cutting off DC defects by cutting fuses corresponding to voltage lines.

그러나 상기한 기술은 행단위의 결함구제에 적합할 뿐 열단위의 결함구제에는 적용할 수 없다는 문제점을 가진다. 이러한 문제점은 바이트와이드 메모리장치(예컨대 ×8 또는 ×16등) 에서는 다음 불리하다고 평가할 수 있다.However, the above technique has a problem in that it is only suitable for defect repair on a row basis and is not applicable to defect repair on a column basis. This problem can be evaluated as the following disadvantage in byte-wide memory devices (e.g., x8 or x16).

따라서 본 발명의 목적은 DC결함을 제거하여 불필요한 전력소비를 제거하는 결함구제회로를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a defect repair circuit which eliminates unnecessary DC power consumption.

본 발명의 다른 목적은 DC결함없이 열블럭단위 또는 소규모 블록단위로 결함구제가 가능한 결함구제회로를 제공하는데 있다.Another object of the present invention is to provide a defect repair circuit capable of defect repair in a unit of small blocks or small blocks without DC defects.

본 발명의 또다른 목적은 결함구제용 퓨즈의 사용을 감축하여 집적도를 향상시킬 수 있는 결함구제회로를 제공하는데 있다.Another object of the present invention is to provide a defect repair circuit that can reduce the use of the defect repair fuse and improve the degree of integration.

상기한 목적들에 따라 본 발명은, 다수개의 비트라인 및 워드라인으로 이루어진 매트릭스내에 다수개의 스태틱셀을 가지는 메모리셀 어레이 및 상기 메모리셀 어레이와 워드라인을 공유하는 리던던트셀 어레이를 구비한 반도체 메모리장치에 있어서, 다수개의 비트라인열을 하나의 단위(이하 "비트라인군"이라 함)로 하여 동수의 비트라인열을 갖는 리던던트 비트라인군으로 대치되도록 결함구체가 수행되고, 결함셀을 포함하는 비트라인군에는 프리차아지전원 및 메모리셀 동작전원의 공급을 차단하여 DC결함을 제거함을 특징으로 한다. 그러한 목적을 달성하기 위하여, 각 비트라인군을 메모리장치에 인가되는 프리차이지전압을 선택적으로 차단할 수 있는 프리차아지 제어회로 및 메모리셀에 인가되는 동작전압을 선택적으로 차단할 수 있는 동작전압 공급회로를 갖는다.According to the above objects, the present invention provides a semiconductor memory device having a memory cell array having a plurality of static cells in a matrix consisting of a plurality of bit lines and word lines, and a redundant cell array sharing a word line with the memory cell array. In which a plurality of bit line strings are replaced by redundant bit line groups having the same number of bit line strings as one unit (hereinafter referred to as "bit line group"), and a bit including a defective cell. The line group is characterized in that the supply of the precharge power source and the memory cell operation power supply is cut off to remove the DC defect. In order to achieve the above object, each of the bit line groups includes a precharge control circuit capable of selectively blocking the precharge voltage applied to the memory device and an operating voltage supply circuit capable of selectively blocking the operating voltage applied to the memory cell. Have

상기 프리차아지 제어회로는 프리차아지전압을 각각의 비트라인에 전달하는 스위치수단(일례로 트랜지스터)의 턴온을 결정하는 수단으로, 내부에 위치하는 퓨즈를 절단함에 따라 상기 스위치수단을 턴오프시키는 동작을 갖는다. 따라서 특징 비트라인군에 대응하는 프리차아지 제어회로내의 퓨즈를 절단하게 되면, 그 비트라인군 내부의 모든 비트라인은 프리차아지되지 않는다.The precharge control circuit is a means for determining the turn-on of a switch means (for example, a transistor) that transmits a precharge voltage to each bit line. The precharge control circuit turns off the switch means by cutting a fuse located therein. Has operation. Therefore, when the fuse in the precharge control circuit corresponding to the feature bit line group is cut, all bit lines in the bit line group are not precharged.

또한 상기 동작전압 공급회로는 다수개의 스태틱셀에 동작전압을 공급하는 공통전압선과, 퓨즈의 절단여부에 따라 상기 공통전압선을 동작전압에 접속하거나 또는 차단하는 스위치수단으로 구성된다. 그에 따라 상기 퓨즈를 절단하면 공통전압선과 동작전압의 접속을 차단하거나 또는 그 반대의 동작을 갖는다. 따라서 특정 비트라인군에 대응하는 동작전압 공급회로내의 퓨즈를 절단하면 그 비트라인군 내부의 스태틱셀에는 동작전압이 공급되지 않는다.The operating voltage supply circuit includes a common voltage line for supplying an operating voltage to a plurality of static cells, and switch means for connecting or disconnecting the common voltage line to the operating voltage depending on whether a fuse is cut. Accordingly, when the fuse is cut, the connection between the common voltage line and the operating voltage is interrupted or vice versa. Therefore, when the fuse in the operating voltage supply circuit corresponding to the specific bit line group is cut off, the operating voltage is not supplied to the static cells inside the bit line group.

따라서 본 발명에 따라 상기 프리차아지 제어회로 및 전원전압 공급회로를 구비한 결함구제회로는 결함발생된 비트라인군은 프리차아지전압 및 스태틱셀 동작전압이 완전히 차단되므로 DC결함이 발생되지 않는다.Therefore, according to the present invention, in the defect remedy circuit including the precharge control circuit and the power supply voltage supply circuit, the DC fault is not generated since the pre-charge voltage and the static cell operating voltage of the defective bit line group are completely blocked.

상기 프리차아지 제어회로 및 동작전압 공급회로가 하나의 퓨즈를 공유하여 상술한 본 발명의 목적을 달설할 수도 있다. 즉, 하나의 퓨즈를 이용하여 프리차아지 동작 및 동작전원 공급동작을 동시에 차단할 수도 있다. 따라서 퓨즈의 사용을 감소시키면서 DC결함을 제거할 수 있다.The precharge control circuit and the operating voltage supply circuit may share one fuse to achieve the above object of the present invention. That is, the precharge operation and the operation power supply operation may be blocked at the same time by using one fuse. This eliminates the DC fault while reducing the use of fuses.

이하 본 발명에 따른 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들로 나타내고 있음을 유의하여야 한다. 하기의 설명에서 스태틱셀프리차아지들과, 비트라인 및 워드라인들의 수, 회로구성 및 부품들과 같은 많은 특정상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments according to the present invention will now be described with reference to the accompanying drawings. It should be noted that like parts of the figures are denoted by the same reference signs wherever possible. In the following description many specific details such as static cell precharges, number of bit lines and word lines, circuit configurations and components are presented to provide a more general understanding of the invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details.

하기 설명에서 부호 "k"는 k 번째 열블럭과 관련된 부품들의 표식들로 사용되고 있다.In the following description, the symbol "k" is used as markers of the parts associated with the k-th column block.

제1도는 본 발명의 적용되어지는 스태틱 메모리장치의 블록다이아그램으로, 8개의 입/출력단자를 갖는 스태틱셀 메모리장치의 구성을 개괄적으로 도시한 블록다이아그램이다. 제1도의 구성을 참조하면, 메모리셀 어레이(10)는 WL1∼WL1024 의 총 1024개 워드라인을 공유하는 8개의 열블럭(블럭1∼블럭8)으로 이루어지고, 각 열블럭은 512개의 비트라인을 가지고 있다. 따라서 상기 메모리셀 어레이는 1,024×512×8(=4,194,304)개의 메모리셀을 가지고 있다. 각 열블럭은 입/출력회로 및 감지 증폭기(16)와 데이터 입출력버퍼(18)를 통하여 메모리셀을 가지고 있다. 각 열블럭은 입/출력회로 및 감지증폭기(16)와 데이터 입출력버퍼(18)를 통하여 각각의 입/출력단자 I/01∼I/08에 각각 연결되어 메모리장치 외부와 데이터를 주고 받는다. 로우선택회로(12)는 도시하지 아니한 어드레스버퍼를 통하여 외부에서 입력되는 어드레스신호 을 디코딩하여 1,024개의 워드라인중 하나를 선택하며, 칼럼 선택회로(14)는 도시하지 아니한 어드레스버퍼를 통하여 외부에서 입력되는 어드레스 신호을 디코딩하여 각 열블럭내의 512개의 비트라인중 하나를 선택하게 된다. 각 비트라인은 BL 및의 쌍(pair)으로 구성되며 프리차아지회로(20)를 통하여 프리차아지된다.1 is a block diagram of a static memory device to which the present invention is applied, and shows a block diagram schematically showing the configuration of a static cell memory device having eight input / output terminals. Referring to the configuration of FIG. 1, the memory cell array 10 includes eight column blocks (blocks 1 to 8) that share a total of 1024 word lines of WL1 to WL1024, and each column block has 512 bit lines. Have Therefore, the memory cell array has 1,024 × 512 × 8 (= 4,194,304) memory cells. Each column block has a memory cell through an input / output circuit, a sense amplifier 16, and a data input / output buffer 18. Each column block is connected to each input / output terminal I / 01 to I / 08 through an input / output circuit, a sense amplifier 16, and a data input / output buffer 18 to exchange data with the outside of the memory device. The row select circuit 12 is an address signal input from the outside through an address buffer (not shown). Decodes and selects one of 1,024 word lines, and the column selection circuit 14 receives an address signal input from the outside through an address buffer (not shown). We decode the code to select one of the 512 bit lines in each column block. Each bit line is a BL and It consists of a pair of and is precharged through the precharge circuit 20.

제2도는 본 발명에 따른 결함구제회로를 갖는 스태틱셀 메모리장치에서 하나의 데이터 입/출력선에 연결된 열블럭만을 도시한 블록다이아그램으로, 본 발명이 특징을 설명하기 위하여 제1도에 도시한 메모리셀 어레이중 k 번째 열블럭을 상세히 도시한 블럭아이그램이다.FIG. 2 is a block diagram showing only a column block connected to one data input / output line in a static cell memory device having a defect repair circuit according to the present invention. FIG. This is a block diagram showing the kth column block of the memory cell array in detail.

제2도의 구성을 살펴보면, 열블럭 k는 열단위로 균등분할될 64개의 비트라인군과 하나의 리던던트군을 가지며, 각각의 비트라인군은 8개의 비트라인쌍 를 갖는다. 따라서 각 비트라인군은 8×1,024개의 메모리셀을 갖게 되고, 그에 따라 상기 열블럭 k는 8×1,024×64(=524,288)개의 메모리셀을 갖는다. 또한 리던던트군은 상기 비트라인군과 1024개의 워드라인을 공유하고 8개의 비트라인쌍을 가지므로, 1,024×8(=8,192)개의 리던던트셀을 갖는다. 제2도에서는 하나의 리던던트군을 갖는 경우를 예로 들어 설명하고 있으나, 필요에 따라 여러개의 리던던트군을 가질 수 있다. 상기 비트라인쌍들 중 어느하나를 택일적으로 선택하기 위하여 칼럼선택회로(14)가 제공되어 있다. 칼럼 선택회로(14)는 어드레스버퍼(도시하지 않았음)로부터 입력되는 어드레스 신호을 디코딩하여 512개의 비트라인중 하나를 선택하게 하고, 결함셀을 포함하는 비트라인군이 있을때는 그에 해당하는 데이터패스를 리던던트군으로 대치하는 회로를 갖는다. 비트라인을 프리차아지시키고 각 메모리셀 및 리던던트셀에 전원전압을 공급하는 프리차아지회로 및 셀전압공급부(22)가 비트라인군 및 리던던트군 각각에 일대일로 제공되어 있다. 또한 상기 프리차아지회로 및 셀전압공급부(22)의 동작을 선택적으로 제어하여 메모리셀에 공급되는 전원전압을 차단하고 비트라인 프리차아지동작을 차단하는 DC결함 구제회로(24)가 상기 프리차아지회로 및 셀전압공급부(22)에 일대일로 접속되어 있다. 상기 DC 결함 구제회로(24)는 그 내부에 퓨즈를 구비하며, 상기 퓨즈의 절단에 따라 셀전압 공급 및 프리차아지전압 공급이 차단되도록 동작하게 된다.Referring to the configuration of FIG. 2, the column block k has 64 bit line groups and one redundant group to be equally divided into columns, and each bit line group has 8 bit line pairs. Has Therefore, each bit line group has 8 x 1,024 memory cells, and thus the column block k has 8 x 1,024 x 64 (= 524,288) memory cells. In addition, the redundant group shares 1024 word lines with the bit line group and pairs of eight bit lines. Since there are 1024 x 8 (= 8,192) redundant cells. In FIG. 2, the case of having one redundant group is described as an example, but may have multiple redundant groups as necessary. The bit line pairs A column selection circuit 14 is provided to alternatively select either of the two. The column select circuit 14 is an address signal input from an address buffer (not shown). Decodes the signal to select one of the 512 bit lines, and when there is a bit line group including defective cells, replaces the corresponding data path with a redundant group. The precharge circuit and the cell voltage supply unit 22 for precharging the bit lines and supplying power voltages to each of the memory cells and the redundant cells are provided in a one-to-one manner to each of the bit line groups and the redundant groups. In addition, the DC fault relief circuit 24 for selectively controlling the operation of the precharge circuit and the cell voltage supply unit 22 to cut off the power voltage supplied to the memory cell and block the bit line precharge operation is performed. It is connected to the ground circuit and the cell voltage supply section 22 one-to-one. The DC defect relief circuit 24 has a fuse therein, and operates to cut off the cell voltage supply and the precharge voltage supply according to the cutting of the fuse.

상기 제2도에 도시한 열블럭 k의 결하구제동작은 칼럼선택회로(14)에서 결함셀을 포함하는 비트라인군을 자칭하는 데이터패스를 리던던트군으로 접속하고, 결함셀을 포함하는 비트라인군에 대응하는 DC 결함구제회로(24)내의 퓨즈를 절단한다. 그 결과로, 결함셀을 가진 비트라인군은 리던던트군으로 대치되며, 상기 비트라인군 내부의 비트라인쌍들은 프리차아지되지 않으며, 상기 비트라인군 내부의 모든 메모리셀들에는 동작전압(전원전압 및/또는 접지전압)이 인가되지 않는다. 따라서 결함셀을 가진 셀어레이는 완전히 비활성화상태 즉, 동작전압이 전혀 인가되지 아니하는 비동작상태로 전환되므로, 결함셀에서 DC 결함이 발생하지 않는다.In the column relief k operation shown in FIG. 2, in the column select circuit 14, the data paths that refer to the bit line group including the defective cell are connected to the redundant group, and the bit line group including the defective cell. The fuse in the DC defect relief circuit 24 corresponding to the above is cut off. As a result, the bit line group having defective cells is replaced with a redundant group, and the bit line pairs inside the bit line group are not precharged, and an operating voltage (power supply voltage) is applied to all memory cells in the bit line group. And / or ground voltage) is not applied. Therefore, the cell array having a defective cell is completely deactivated, that is, switched to a non-operating state in which no operating voltage is applied at all, so that a DC defect does not occur in the defective cell.

제3도는 함께 나란한 관계에 있는 제3a도와 제b도 및 제3c도로 구성되며, 제2도에 도시한 k 번째 열블럭을 상세히 보이는 구체회로이다. 따라서 제3도는 제3a도 및 제3b도 및 제3c도를 나란히 붙여놓고 이해되어져야 한다. 제3a도 및 제3b도는 각각 제2도에 도시한 열블럭 k의 제1비트라인군 및 제64비트라인군을 도시하고 있고, 제3c도는 제2도에 도시한 리던던트군을 도시하고 있다. 따라서 제3a도와 제3b도 및 제3c도를 결합한 제3도는 워드라인 WL1∼WL1024 와 비트라인쌍에 의해 선택되는 1,204×512(=524,288)개의 메모리셀(26)들과 1,024×8(=8,192)개의 리던던트셀(28)들을 가지고 있다. 상기 메모리셀(26)과 리던던트셀(28)은 실제적으로 동일한 구조를 가지고 있으며, 제4도에 메모리셀(26)에 대한 구체적인 회로도를 도시하고 있다. 제4도에 도시한 스태틱 구조의 메모리셀은 당 분야의 통상지식인에게는 널리 알려져 있으므로 설명을 약한다.3 is a concrete circuit showing the k-th column block shown in FIG. 2 in detail with FIGS. 3A, 3B, and 3C in parallel relationship. Therefore, FIG. 3 should be understood with reference to FIGS. 3A, 3B, and 3C. 3A and 3B show the first bit line group and the 64th bit line group of the column block k shown in FIG. 2, respectively, and FIG. 3C shows the redundant group shown in FIG. Therefore, FIG. 3, which combines FIGS. 3A, 3B, and 3C, shows word lines WL1 to WL1024 and bit line pairs. 1,204 x 512 (= 524,288) memory cells 26 and 1,024 x 8 (= 8,192) redundant cells 28 are selected. The memory cell 26 and the redundant cell 28 have substantially the same structure, and FIG. 4 shows a detailed circuit diagram of the memory cell 26. Since the memory cell of the static structure shown in FIG. 4 is well known to those skilled in the art, the description thereof will be omitted.

이하에서 본 발명에 따른 실시예인 제3도에서 하나의 셀에레이를 선택하여 그 구성과 동작을 설명할 것이며 하기의 설명에 따르면 당 분야의 통상지식인에게는 제3도의 전반적인 구성과 동작이 자명해질 것이다.Hereinafter, the configuration and operation will be described by selecting one cell array in FIG. 3 according to an embodiment of the present invention. According to the following description, the general configuration and operation of FIG. 3 will be apparent to those skilled in the art. .

제3a도에 도시한 비트라인군은 8개의 비트라인쌍과, 각 비트라인상에 일대일 대응하는 8개의 프리차아지회로(30)와, 각 비트라인쌍에 접속되는 1,024×8(=8,192)개의 메모리셀(26)과, 각 메모리셀(26)에 전원전압 Vcc를 공급하기 위하여 행방향으로 배열된 512개의 공통전원선 CPLK-1∼CPLK-512 및 접지전압을 공급하기 위한 512개의 접지전압선 CGL1∼CGL1024와, 상기 공통전원선에 각각 전원전압 Vcc를 공급하기 위한 셀전압공급부(32)와, 각각의 비트라인쌍을 데이터 입출라인 DI/O 및에 접속하기 위한 8개의 칼럼선택게이트 CSGk-1∼CSGk-8로 구성된다.The bit line group shown in FIG. 3A has eight bit line pairs. And eight precharge circuits 30 corresponding to one-to-one on each bit line, 1,024 x 8 (= 8,192) memory cells 26 connected to each bit line pair, and each memory cell 26, respectively. 512 common power lines CPLK-1 to CPLK-512 arranged in the row direction for supplying the power supply voltage Vcc and 512 ground voltage lines CGL1 to CGL1024 for supplying the ground voltage, and power supply voltage Vcc to the common power supply line, respectively. A cell voltage supply unit 32 for supplying the data voltage to the data input / output line DI / O and It consists of eight column select gates CSGk-1 to CSGk-8 for connection.

각 비트라인쌍는 일대일로 접속된 프리차아지회로(30)에서 프리차아지 전압을 공급받으며, 칼럼 선택게이트 CSGk-1∼CSGk-8 중 대응하는 어느하나를 통하여 데이터 입/출선 DI/O 및에 공통접속된다. 상기 칼럼선택게이트 CGLk-1∼CGLk-8은 칼럼선택회로에서 어드레스신호를 디코딩하여 출력되는 칼럼선택신호 YLk-1∼YLk-8에 따라 선택적으로 턴온 또는 턴오프된다. 상기 칼럼선택신호 YLk-1∼YLk-8은 리던던시 결정회로(36)를 통하여 칼럼선택게이트 CGLk-1∼CGLk-8에 인가된다.Each bitline pair The precharge voltage is supplied from the precharge circuit 30 connected in a one-to-one manner, and the data input / output DI / O and the data input / output signals are provided through any one of the column selection gates CSGk-1 to CSGk-8. Common connection to The column selection gates CGLk-1 to CGLk-8 are selectively turned on or off in accordance with the column selection signals YLk-1 to YLk-8 outputted by decoding the address signal from the column selection circuit. The column select signals YLk-1 to YLk-8 are applied to the column select gates CGLk-1 to CGLk-8 through the redundancy determining circuit 36.

상기 리던던시 결정회로(36)의 구성을 살펴보면, 상기 칼럼선택신호 YLk-1∼YLk-8중 어느하나를 채널을 통하여 칼럼선택게이트 CGLk-1∼CGLk-8에 각각 접속된 데이터선 BSLk-1∼BSLk-8에 전달하는 8개의 피채널 트랜지스터 QPk-1∼QPk-8과, 상기 칼럼선택신호 YLk-1∼YLk-8중 어느하나를 채널을 통하여 리던던트칼럼 선택라인 RCSL-1∼RCSL-8에 전달하는 8개의 엔채널 트랜지스터 QNk-1∼QNk-8과, 상기 8개의 피채널 트랜지스터 QPk-1∼QPk-8 및 8개의 엔채널 트랜지스터 QNk-1∼QNk-8의 게이트단자에 공통접속되어 제어신호øR을 인가하는 리던던시제어 신호 발생수단(38)을 가지고 있다.Referring to the configuration of the redundancy determining circuit 36, one of the column selection signals YLk-1 to YLk-8 is connected to the data lines BSLk-1 to CGLk-1 to CGLk-8, respectively, through the channel. Eight channel transistors QPk-1 to QPk-8 and one of the column select signals YLk-1 to YLk-8 transmitted to the BSLk-8 are connected to redundant column select lines RCSL-1 to RCSL-8 through the channel. 8 n-channel transistors QNk-1 to QNk-8 and 8 gate channels of the 8-channel transistors QPk-1 to QPk-8 and 8 en-channel transistors QNk-1 to QNk-8 are commonly connected and controlled. It has a redundancy control signal generating means (38) for applying a signal ø R.

상기 리던던시제어신호 발생수단(38)은 전원전압과 접지전압사이에 직렬접속된 저항 R 및 퓨즈 F10으로 구성되며, 상기 저항 R 및 퓨즈 F10의 접속노드인 노드 N10에서 리던던시제어신호øR을 출력한다. 상기 퓨즈 F10을 절단하지 아니하면 노드 N10에서 출력되는øR은 접지전압 즉 논리로우레벨을 출력하게 되고, 그에 따라 8개의 P채널 트랜지스터 QPk-1∼QPk-8는 모두 턴온되고 동시에 8개의 엔채널 트랜지스터 QNk-1∼QNk-8는 모두 턴오프된다. 따라서 칼럼선택게이트 CSGk-1∼CSGk-8가 턴온되어 비트라인가 데이터 입/출력라인 DI/O 및에 접속된다. 그러나, 상기 퓨즈 F10을 절단하게 되면 노드 N10은 Vcc 레벨 즉 논리하이레벨이 되므로 피채널 트랜지스터 QPk-1∼QPk-8 은 모두 턴온된다. 그에 따라 상기 칼럼선택신호 YLk-1∼YLk-8는 엔채널 트랜지스터 QNk-1∼QNk-8를 통하여 리던던트 칼럼 선택라인 RCSL-1∼RCSL-8 에 전달되고, 그 결과로 결함셀을 포함하는 비트라인군이 리던던트군으로 대치된다.The redundancy control signal generating means 38 consists of a power supply voltage and series connected resistor R and the fuse F10 between the ground voltage, and outputs a redundancy control signal ø R at a node N10 connecting node of the resistor R and the fuse F10 . If the fuse F10 is not blown, ø R output from the node N10 outputs a ground voltage, that is, a logic low level. Accordingly, all eight P-channel transistors QPk-1 to QPk-8 are turned on and eight N-channels are simultaneously turned on. The transistors QNk-1 to QNk-8 are all turned off. Therefore, the column select gates CSGk-1 to CSGk-8 are turned on and the bit line Data input / output lines DI / O and Is connected to. However, when the fuse F10 is cut off, the node N10 is at the Vcc level, that is, the logic high level, so that all the channel transistors QPk-1 to QPk-8 are turned on. Accordingly, the column select signals YLk-1 to YLk-8 are transmitted to the redundant column select lines RCSL-1 to RCSL-8 through the N-channel transistors QNk-1 to QNk-8, and as a result, bits including defective cells. The line army is replaced by a redundant army.

상기 비트라인쌍을 소정 전위레벨로 프리차아지하는 프리차아지회로(30)의 구성을 살펴보면, 노드 N20에 소오스 단자가 공통접속되고 드레인단자가 비트라인쌍의 BLk 및에 각각 접속되며 게이트단자가 프리차아지 제어신호øB에 접속되는 2개의 피채널 트랜지스터 PT20 및 PT30과, 소오스단자에 전원전압이 인가되고 드레인단자가 상기 노드 N20에 접속되며 게이트단자가 DC 결함 구제회로(34)에 제어되는 피채널 트랜지스터 PT10으로 이루어져 있다.Looking at the configuration of the precharge circuit 30 for precharging the bit line pair to a predetermined potential level, a source terminal is commonly connected to the node N20, and the drain terminal is BLk and Each connected to a gate terminal to which the free the charge control signal the second power supply voltage to the one blood-channel transistors PT20 and PT30, a source terminal connected to ø B approved, and a drain terminal connected to the node N20, the DC defect redundancy gate terminal It consists of a channel-channel transistor PT10 controlled by the circuit 34.

상기 DC 결함구제회로(34)는 전원전압과 접지전압사이에 직렬접속된 저항 R 및 퓨즈 F20으로 구성되며, 상기 저항 R 및 퓨즈 F20의 접속노드인 노드 N30에서 프리차아지 차단신호øPE는 접지전압 즉 L레벨을 출력하게 되고, 그에 따라 노드N30에 게이트단자가 접속되는 8개의 P채널 트랜지스터 PT10의 채널이 모두 턴온되어 노드 N20에 전원전압 VCC을 전달한다. 그러나 상기 퓨즈 F20을 절단하면 노드 N30에서 출력되는øPE는 전원전압 즉 H레벨을 출력하게 되고, 그에 따라 노드 N30에 게이트단자가 접속되는 8개의 P채널 트랜지스터 PT10의 채널이 모두 턴오프되므로, 노드 N20에는 전원전압 VCC의 공급이 차단된다. 따라서 프리차아지 동작을 수행하도록 프리차아지 제어신호øB가 인가되더라도, 상기 퓨즈 F20을 절단하게 되면 상기 피채널 트랜지스터 PT10이 턴오프되므로 프리차아지동작이 수행되지 않는다.The DC defect redundancy circuit 34 is composed of a series-resistor R and a fuse F20 connected between the power supply voltage and ground voltage, the resistor R and the fuse free the charge at the node N30 connecting node of F20 block signal ø PE is ground A voltage, that is, an L level is output, and thus all channels of the eight P-channel transistors PT10 to which the gate terminals are connected to the node N30 are turned on to transfer the power supply voltage VCC to the node N20. However, when the fuse F20 is cut off, ø PE output from the node N30 outputs a power supply voltage, that is, a H level, and thus all the channels of the eight P-channel transistors PT10 having the gate terminal connected to the node N30 are turned off. The supply of the supply voltage VCC is cut off at N20. Therefore, even if the pre-order pre-charge the charge applied to the control signal ø B to perform an operation, when the fuse F20 to cut, so the to-be-channel transistor PT10 is turned off is not carried out is the charge-free operation.

상기 셀전압공급부(32)는 512개의 공통전원선 CPLk에 전원전압을 공급하는 수단으로, 소오스단자가 전원전압에 접속되고 드레인단자가 각 공통전압선에 접속되며 각각의 게이트단자는 상기 DC결함 구제회로(34)의 노드 N30에 공통접속되는 512개의 피채널 트랜지스터 PT40으로 구성된다. 따라서 상기 노드30이 L레벨일 때에만 상기 피채널 트랜지스터 PT40이 턴온되어 각 공통전원선 CPLk에 전원전압이 인가된다.The cell voltage supply unit 32 is a means for supplying a power supply voltage to 512 common power supply lines CPLk. A source terminal is connected to a power supply voltage, a drain terminal is connected to each common voltage line, and each gate terminal is connected to the DC fault relief circuit. It consists of 512 channel transistors PT40 which are commonly connected to the node N30 of (34). Therefore, the channel transistor PT40 is turned on only when the node 30 is at the L level, and a power supply voltage is applied to each common power line CPLk.

제3도에서는 상기 프리차아지회로(30) 및 셀전압공급부(32)가 DC 결함구제회로(34)에 공통접속되는 구성을 갖고 있으나, 필요에 따라 이를 분리하여 각각의 제어수단을 둘 수도 있다.In FIG. 3, the precharge circuit 30 and the cell voltage supply unit 32 are commonly connected to the DC defect relief circuit 34. .

제3도에서, 결함이 발생되었을 때의 결함구제동작을 살펴본다. 지금 제3a도에 도시한 비트라인군이 불량셀을 포함하고 있다고 가정하면, 이 비트라인군을 제3c도에 도시한 리던던트 비트라인군으로 대치하기 위하여 리던던시제어신호 발생수단(38)의 퓨즈 F10을 절단하게 된다. 그 결과로, 상기 리던던시제어신호 발생수단(38)에서 출력하는 리던던시제어신호øR은 H레벨을 유지하게 되고, 그에 따라 리던던시 결정수단(36)에서는 칼럼선택신호 YLk-1∼YLk-8을 입력하는 피채널 트랜지스터 QPk1∼QPk8은 턴오프되고 엔채널 트렌지스터 QNk1∼QNk8은 턴온된다. 따라서 칼럼선택신호 YLk-1∼YLk-8은 리던던트 칼럼선택라인 RCSL-1∼RCSL-8에 실리게 되므로, 비트라인군내의 모든 메모리셀이 리던던트 비트라인군의 리던던트셀로 일대일 대치된다. 이때 상기 결함셀을 포함하는 비트라인군의 DC 결함을 제거하기 위하여, 상기 DC결함 구제회로(34)의 퓨즈 F20을 절단하게 되고, 그 결과로 노드 N30 은 H레벨을 유지하므로, 상기 프리차아지회로(30)의 피채널 트랜지스터 PT10과 상기 셀전압공급부(32)의 피채널 트랜지스터 PT40은 모두 턴오프된다. 따라서, 상기 비트라인군의 모든 비트라인쌍 BLk 및는 프리차아지되지 않으며, 동시에 메모리장치군 내부의 모든 공통전압선 CPKk-1∼CPLk-512에는 전원전압이 공급되지 않는다. 그 결과로 불량셀을 포함하는 비트라인군은 완전히 비활성화되므로 DC 결함이 발생하지 않는다.In FIG. 3, a defect repair operation when a defect occurs is described. Assuming that the bit line group shown in FIG. 3A now contains defective cells, fuse F10 of the redundancy control signal generating means 38 to replace the bit line group with the redundant bit line group shown in FIG. 3C. Will be cut. As a result, a redundancy control signal ø R is kept to H level, the redundancy determination means (36) accordingly input the column selection signal YLk-1~YLk-8 output from the redundancy control signal generating means (38) The channel transistors QPk1 to QPk8 to be turned off and the N-channel transistors QNk1 to QNk8 are turned on. Therefore, the column select signals YLk-1 to YLk-8 are loaded on the redundant column select lines RCSL-1 to RCSL-8, so that all memory cells in the bit line group are replaced one-to-one with redundant cells in the redundant bit line group. In this case, in order to remove the DC defect of the bit line group including the defective cell, the fuse F20 of the DC defect relief circuit 34 is cut, and as a result, the node N30 maintains the H level, and thus the precharge cycle is performed. Both the channel transistor PT10 of the furnace 30 and the channel transistor PT40 of the cell voltage supply unit 32 are turned off. Thus, all bit line pairs BLk and in the bit line group Is not precharged, and at the same time, a power supply voltage is not supplied to all common voltage lines CPKk-1 to CPLk-512 in the memory device group. As a result, the bit line group including the defective cell is completely deactivated, so that a DC defect does not occur.

결국, 제3도에 도시한 열블럭 k는 단지 64개의 퓨즈 F10 및 동수의 퓨즈F20을 갖고있으므로, 전술한 종래 기술에 비해 현저하게 퓨즈의 수가 줄어들게 되므로, 퓨즈의 집적에 필요한 레이아웃 면적을 감소시켜 집적도를 행상시 킬수 있다. 또한 종래의 기술에서 결함구제를 위해 절단해야 하는 퓨즈의 수에 비해 본 발명에 따른 결함구제회로에서 절단해야 하는 퓨즈의 수가 현저히 줄어 비용절감을 통한 생산성이 향상되고, 결함구제에 따른 퓨즈절단시간이 대폭 감소 및 퓨즈절단시 발생되는 파티클(Particle)에 따른 불량률을 최소화할 수 있다.As a result, since the thermal block k shown in FIG. You can raise the density. In addition, the number of fuses to be cut in the defect repair circuit according to the present invention is significantly reduced compared to the number of fuses to be cut for defect repair in the prior art, thereby improving productivity through cost reduction, and the fuse cutting time according to the defect relief. It is possible to minimize the defect rate caused by particles generated during drastic reduction and fuse cutting.

상기 제3도에 도시한 실시예에서는 8개의 비트라인쌍 당위로 결함구제 및 DC결함구제하는 동작을 예로 들어 도시하고 그에 따라 설명하였으나, 이는 단지 본 발명의 이해를 돕기 위한 것이며, 본 발명의 기술적 사상범주내에서 여러가지 변형된 실시도 가능하며, 이는 모두 본 발명의 범주에 속함을 알아두기 바란다.In the embodiment shown in FIG. 3, the operation of defect repair and DC defect repair for 8 bit line pairs is illustrated and described according to an example. However, this is merely to help understanding of the present invention. Various modifications may be made within the scope of the invention, and all of them fall within the scope of the present invention.

상술한 바와같이, 본 발명에 따른 결함구제회로는 결함셀에는 전원전압이 공급되지 않도록 하고 상기 결함셀에 연결되는 비트라인 또한 프리차아지되지 않도록 하여, DC결함이 완전히 제거되는 결함구제회로를 제공한다.As described above, the defect repair circuit according to the present invention does not supply a power voltage to the defective cell and also prevents the bit line connected to the defective cell from being precharged, thereby providing a defect repair circuit in which DC defects are completely eliminated. do.

Claims (3)

열방향으로 배열되는 다수개의 비트라인쌍과 행방향으로 배열되는 다수개의 워드라인과의 교차부에 스태틱셀을 가지는 메모리셀 어레이와, 상기 메모리셀 어레이와 워드라인을 공유하며 상기 워드라인과 다수개의 리던던시 비트라인쌍의 교차부에 스태틱셀을 가지는 리던던시셀 어레이를 구비하는 스태틱셀 메모리장치에 있어서, 상기 주메모리셀 어레이를 적어도 둘 이상의 비트라인쌍을 포함하는 다수개의 비트라인군으로 분활하고, 상기 비트라인군에 일대일로 대응하여 비트라인군 내부의 스태틱셀에 동작전압을 공급하는 셀전압 공급수단과, 내부의 퓨즈를 절단함에 따라 상기 셀전압 공급수단의 전압공급동작을 차단하는 DC결함 구제회로를 구비하여, 결함셀을 포함하는 비트라인군에는 동작전압의 공급을 차단하여 DC결함을 제거함을 특징으로 하는 스태틱셀 메모리장치.A memory cell array having a static cell at an intersection of a plurality of pairs of bit lines arranged in a column direction and a plurality of word lines arranged in a row direction, a memory cell array sharing a word line with the memory cell array, A static cell memory device having a redundancy cell array having static cells at intersections of redundancy bit line pairs, comprising: dividing the main memory cell array into a plurality of bit line groups including at least two pairs of bit lines; Cell voltage supply means for supplying an operating voltage to a static cell inside the bit line group in a one-to-one correspondence with the bit line group, and a DC fault relief circuit that cuts off the voltage supply operation of the cell voltage supply means by cutting an internal fuse. And a bit line group including a defective cell to remove a DC defect by blocking supply of an operating voltage. A static memory cell apparatus as. 제1항에 있어서, 상기 셀 전압 공급수단은 스태틱셀에 공급되는 전원전압을 차단함을 특징으로 하는 스태틱셀 메모리장치.The static cell memory device of claim 1, wherein the cell voltage supply means cuts off a power supply voltage supplied to the static cell. 열방향으로 배열되는 다수개의 비트라인쌍과 행방향으로 배열되는 다수개의 워드라인과의 교차부에 스태틱셀을 가지는 메모리셀 어레이와, 상기 메모리셀 어레이와 워드라인을 공유하며 상기 워드라인과 다수개의 리던던시 비트라인쌍의 교차부에 스태틱셀을 가지는 리던던시셀 어레이를 구비하는 스태틱셀 메모리장치에 있어서, 상기 메모리셀 어레이를 적어도 둘 이상의 비트라인쌍을 포함하는 다수개의 비트라인군으로 분할하고, 상기 비트라인군에 일대일로 대응하여 비트라인군 내부의 스태틱셀에 동작전압을 공급하는 셀전압 공급수단과, 비트라인쌍들을 소정레벨로 프리차아지하기 위하여 상기 비트라인군에 일대일로 제공되는 프리차아지수단과, 자체내의 퓨즈를 절단함에 따라 상기 셀전압 공급수단 및 상기 프리차아지수단의 동작을 세어하여 셀전압 공급 및 비트라인 프리차아지동작을 차단하는 DC결함 구제회로를 구비하여, 결함셀을 포함하는 비트라인군에는 동작전압의 공급 및 비트라인 프리차아지동작이 차단되도록 하여 DC결함을 제거함을 특징으로 하는 스태틱셀 메모리장치.A memory cell array having a static cell at an intersection of a plurality of pairs of bit lines arranged in a column direction and a plurality of word lines arranged in a row direction, a memory cell array sharing a word line with the memory cell array, A static cell memory device having a redundancy cell array having static cells at intersections of redundancy bit line pairs, the static cell memory device comprising: dividing the memory cell array into a plurality of bit line groups including at least two bit line pairs; Cell voltage supply means for supplying an operating voltage to a static cell inside the bit line group in one-to-one correspondence with the line group, and a precharge index provided one-to-one to the bit line group to precharge the bit line pairs to a predetermined level. However, the operation of the cell voltage supply means and the precharge means is reduced by cutting the fuse in the self. For example, a DC fault relief circuit is provided to block the cell voltage supply and the bit line precharge operation, and the bit line group including the defective cell is blocked so that the supply of the operating voltage and the bit line precharge operation are blocked. Static cell memory device characterized in that the removal.
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