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KR950008957B1 - 디지탈/아날로그 변환회로 - Google Patents

디지탈/아날로그 변환회로 Download PDF

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Abstract

내용 없음.

Description

디지탈/아날로그 변환회로
제1도는 종래의 디지탈/아날로그 변환회로도.
제2도는 종래의 디지탈/아날로그 변환회로도.
제3도는 본 발명에 따른 디지탈/아날로그 변환회로의 구성을 나타낸 개략도.
제4도는 본 발명에 따른 디지탈/아날로그 변환회로의 일실시예 구성을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반전부 20 : 버퍼부
30 : 궤환부 40 : 플로팅방지부
Ml0 내지 M16 : 트랜지스터
본 발명은 디지탈 입력에 의하여 발생된 상반된 논리 상태가 동일한 신호전달시간을 가지는 전류 스위치방식의 디지탈/아날로그 변환회로에 관한 것이다.
일반적으로 신호처리가 용이한 디지탈 정보는 아날로그 정보로 변환되어야만 쉽게 인지할 수 있는 경우가 많다. 그리고, 디지탈/아날로그 그 변환 회로는 음성 및 영상신호의 처리와 아날로그 값에 의한 제어 시스템에 사용된다. 특히 영상신호 분야에서는 고품질화에 따른 양적인 증가와 함께 고속처리와 높은 정밀도가 요구되고 있다.
종래의 디지탈/아날로그 변환회로는 입력된 디지탈 신호가 디코더(Decoder)를 통하여 이산된 제어신호로 변환되고, 상기 신호값은 다음 디지탈 입력신호때까지 전상태를 계속 유지하여 연속적인 아날로그 신호값을 출력하는 형태였다.
종래의 분할(Segment)구동형 방식의 디지탈/아날로그 변환회로를 첨부도면 제1도와 제2도를 참조하여 상세히 설명하면 다음과 같다.
제1도에서 일정한 상수전압 Vref1을 트랜지스티 M1의 게이트(Gate) 단자에 인가하여 트랜지스터 M1이 전기적인 특성 가운데 포화(saturation) 상태를 유지하는 전류원(current source)으로 사용되었으며, 트랜지스터 M3의 게이트 단자가 Vref2의 상수전압으로 입력이 고정되어 있으나, 트랜지스터 M2의 게이트 단자에 디지탈 값이 입력되어 인가된 디지탈 입력 상태에 의하여 트랜지스터 M2와 M3가 서로 상반된 스위치 상태를 가진다. 상기 회로에서는 트랜지스터 M2의 게이트 단자에 인가되는 디지탈 입력으로만 신호의 흐름을 조절하기 때문에 노드 n1의 전압이 어느 일정 범위를 가지고 흔들리게 되어 스위칭 속도 향상시키는데에 커다란 장애요인이 된다.
상기 장애 요인을 개선할 목적으로 강구된 종래의 제2도의 회로에서는, 서로 상반된 디지탈 입력이 두 스위칭 트랜지스터(M5와 M6)의 게이트 단자에 인가되도록 하여 노드 n2의 전압변화를 방지하였다.
그러나, 상기한 바와같은 종래의 개선된 디지탈/아날로그 변환회로의 경우도, 디지탈 입력이 동일한 시간에 상기 트랜지스터 M5와 M6의 게이트 단자에 도달하지 못하기 때문에 상기 디지탈 입력에 대해 항상 상반된 스위치 상태를 가져야 하는 상기 스위칭 트랜지스터 M5와 M6의 상태가 동시에 온(ON)되거나 오프(OFF)되므로써, 글리치(Glitch) 현상이 발생되어 신호변환속도를 지연시키는 문제점을 내포하고 있다.
따라서, 상기한 종래의 제반 문제점을 해결하기 위하여 강구된 본 발명은, 디지탈 입력 신호가 동일한 시각에 두 스위칭 트랜지스터(M8과 M9)의 게이트 단자에 서로 상반된 논리상태로 정확하게 도달하도록 하므로써 영상신호처리용 디지탈/아날로그 변환회로 또는 RAMDAC(Random Acces Memory Digita1-to-Analog Converter)회로 등에서 필요로 하는, 고속처리와 높은 정밀도의 변환동작을 수행하는 디지탈/아날로그 변환회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 일정한 상수전압이 게이트에 인가되어 전기적인 특성이 포화(Saturation)상태를 유지하는 전류원(current source)으로 동작하는 제1트랜지스터와, 상기 제1트랜지스터의 출력단에 각각의 소오스가 공통접속되고 각각의 게이트에 인가되는 상반된 논리상태의 디지탈 입력신호에 따라 제1 및 제2출력단중 어느 한 출력단으로만 전류흐름이 발생되도록 스위칭 동작하는 제2 및 제3트랜지스터를 구비하는 디지탈/아날로그 변환기 회로에 있어서, 단순 디지탈 입력신호를 반전시켜 상기 제2트랜지스터의 게이트로 인가하는 반전수단 ; 상기 단순 디지탈 입력 신호의 논리상태를 그대로 상기 제3트랜지스터의 게이트에 인가하는 버퍼수단 ; 상기 제2 및 제3트랜지스터의 게이트 단자에 서로 상반된 논리를 갖는 신호가 동일 시각에 도달되도록 신호전달 시간을 보상하는 궤환수단 ; 및 상기 반전수단과 궤환수단의 동작에 따라 발생된는 전기적인 고립 상태를 방지하는 플로팅 방지 수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명한다.
제3도는 본 발명에 따른 디지탈/아날로그 변환회로의 개략적인 구성을 나타낸 블럭도이고, 제4도는 상기 제3도에 따른 일실시예는 상세회로도를 각각 나타낸 것이다. 그리고 도면에서, 10은 반전부, 20은 버퍼부, 30은 궤환부, 40은 플로팅방지부를 각각 나타낸 것이고, M10 내지 M16은 트랜지스터를 각각 나타낸 것이다.
트랜지스터 M7은 일정한 상수전압 Vref4가 게이트 단자에 인가되어 전기적인 특성이 포화상태인 전류원으로 동작하고, 나머지 두 스위칭 트랜지스터를(M8, M9)은 입력 디지탈 신호에 따라 각각 스위칭 동작을 수행하여 출력 5와 출력 6단자로 신호를 발생시킨다.
그러면, 상기 두 스위칭 트랜지스터 M8과 M9의 게이트 입력신호가 가지는 논리상태에 따라 상기 출력 5와 출력 6단자 가운데 한 단자로만 전류 흐름이 발생한다.
이를 위하여, 본 발명의 바람직한 일실시예에서는 제4도에 도시한 바와 같이 트랜지스터 M10 내지 M16을 연결 구성하여, 노드 n4와 n5의 전압이 서로 상반된 논리상태를 가지도록 하였다.
여기에서, 트랜지스터 M10과 M12는 단순 디지탈 입력신호(Di3)의 논리상태를 반전시키는 역할을 하고 있으며, 트랜지스터 M13과 M14는 상기와 반대된 논리기능으로서 디지탈 입력신호 Di3의 논리상태를 그대로 전달하는 버퍼(Buffer)역할을 담당하고 있다.
그리고, 상기 상태에서 트랜지스터 M11은 상기 스위칭 트랜지스터 M8로 전달되는 신호전달시간과, 상기 스위칭 트랜지스터 M9로 전달되는 신호전달시간과의 차이를 없애기 위해 궤환작용에 의한 보상기능을 가진다. 또한, 트랜지스터 M15는 트랜지스터 M14의 전기적인 특성인 로우레벨(Low Level) 논리상태의 전달능력이 취약한 단점을 보상하기 위한 기능과 궤환작용에 의한 신호전달시간의 보상기능이 있다.
트랜지스터 M16은 노드 n6가 인접된 두 트랜지스터 M10과 M11의 동작상태(모두 오프(OFF)된 상태)에 따라 발생하는 전기적인 고립상태(floating)를 방지하기 위한 목적으로 사용된다.
본 발명은 상기 도면 설명에서와 같이, 트랜지스터 M10과 M12가 단순 디지탈 입력 신호 Di3을 반전시키고, 트랜지스터 M13과 M14는 버퍼기능을 하고, 트랜지스터 M11과 M15는 궤한기능을 하여, 트랜지스터 M8과 M9의 게이트 단자에 각각 서로 상반된 신호가 동일한 시각에 정확하게 도달하도록 한다.
따라서, 상기와 같이 구성 및 동작되는 본 발명은, 종래의 경우와 비교해 볼때, 디지탈/아날로그 변환동작을 높은 정밀도를 유지하면서 고속처리할 수 있는 우수한 효과가 있다.

Claims (5)

  1. 일정한 상수전압(Vref4)이 게이트에 인가되어 전기적인 특성이 포화(Saturation)상태를 유지하는 전류원(current source)으로 동작하는 제1트랜지스터(M7)와, 상기 제1트랜지스터(M7)의 출력단(노드"n3")에 각각의 소오스가 공통접속되고 각각의 게이트에 인가되는 상반된 논리상태의 디지탈 입력신호에 따라 제1 및 제2출력단(출력5, 출력6)중 어느 한 출력단으로만 전류흐름이 발생되도록 스위칭 동작하는 제2 및 제3트랜지스터(M8 및 M9)를 구비하는 디지탈/아날로그 변환기 회로에 있어서, 단순 디지탈 입력신호(Di3)를 반전시켜 상기 제2트랜지스터(M8)의 게이트로 인가하는 반전수단(10) ; 상기 단순 디지탈 입력 신호(Di3)의 논리상태를 그대로 상기 제3트랜지스터(M9)의 게이트에 인가하는 버퍼수단(20) ; 상기 제2 및 제3트랜지스터(M8, M9)의 게이트 단자에 서로 상반된 논리를 갖는 신호가 동일 시각에 도달되도록 신호전달 시간을 보상하는 궤환수단(30) ; 및 상기 반전수단과 궤환수단의 동작에 따라 발생되는 전기적인 고립상태를 방지하는 폴로팅 방지 수단(40)을 포함하는 것을 특징으로 하는 디지탈/아날로그 변환회로.
  2. 제1항에 있어서, 상기 반전수단(10)은 전원단(Vdd)애 소오스가 연결되고, 게이트에는 단순 디지탈신호(Di3)입력라인이 연결되어 있으며, 드레인이 상기 궤환수단 및 플로팅 방지 수단(40)간의 제1접검(노드 "n6")에 연결된 제4트랜지스터(M10) ; 및 상기 단순 디지탈 신호 입력라인에 게이트가 연결되고, 상기 제2트랜지스터(M8)와 상기 궤환수단(30)간의 제2접점(노드"n4")에 드레인 연결되어 있으며, 소오스는 접지된 제5트랜지스터(M12)를 포함하는 것을 특징으로 하는 디지탈/아날로그 변환회로.
  3. 제2항에 있어서, 상기 버퍼수단(20)은 전원단(Vdd)에 소오스가 연결되고, 게이트에는 상기 단순 디지탈신호입력라인이 연결되어 있으며, 드레인은 상기 궤환수단(30) 및 상기 제3트랜지스터(M9)간의 제3접점(노드 "n5") 연결된 제6트랜지스터(M13) ; 및 상기 제3접점(노드 "n5")에 소오스가 연결되고, 상기 단순 디지탈 신호 입력 라인에 게이트가 연결되어 있으며, 드레인을 접지된 제7트랜지스터(M14)을 포함하는 것을 특징으로 하는 디지탈/아날로그 변환회로.
  4. 제3항에 있어서, 상기 궤환수단(30)은 상기 제1접점(노드 "n6")에 소오스가 연결되고, 상기 제3접점(노드 "n5")에 게이트가 연결되며, 상기 제2접점(노드 "n4")에 드레인이 각각 연결된 제8트랜지스터(M11) ; 및 상기 제3접점(노드 "n5")에 드레인이 연결되고, 상기 제1접점(노드 "n6")에 게이트가 연결되어 있으며, 소오스는 접지된 제9트랜지스터(M15)를 포함하는 것을 특징으로 하는 디지탈/아날로그 변환회로.
  5. 제4항에 있어서, 상기 플로팅 방지 수단(40)은 상기 제1접점(노드 "n6")에 드레인이 연결되고, 상기 단순 디지탈 신호 입력 라인에 게이트가 연결되어 있으며, 소오스가 접지된 제10트랜지스터(M16)를 포함하는 것을 특징으로 하는 디지탈/아날로그 변환회로.
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