KR950008023B1 - 래스터 주사 표시 시스템 - Google Patents

Abstract

내용 없음.

Description

래스터 주사 표시 시스템

제1도는 종래의 기술의 영문자 및 숫자 표시 어댑터 카드의 블럭도.

제2도는 본 발명을 구체화하는 CPU와 래스터 표시 장치에 결합된 표시 어댑터 카드의 블럭도.

제3도는 제2도에 도시된 비데오 버퍼 메모리의 설계도.

제4도는 표시 재생중 사용된, 문자 발생기 판독 연산의 타이밍을 도시한 타이밍도.

제5도는 문자 발생기 갱신중 사용된, 문자 발생기 기록 연산을 도시한 타이밍도.

제6도는 행(row)주사 카운터 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 문자 발생기 메모리 11,12 : 멀티플렉서

13 : 문자 래치 14 : 숙성래치

15 : 송수신기 16 : 행 주사 카운터

17 : 제어 논리 18 : 비데오 메모리

19 : 비데오 처리기 30 : 레지스터

32 : 비교 회로 33 : 래치

34 : 카운터

본 발명은 래스터 주사 표시 시스템 (raster scan display system)에 관한 것으로서 특히, 디지탈 문자 발생기(digital character generator)에 의해 구동되는 래스터 주사표시 시스템에 관한 것이다.

문자 발생 디지탈 표시 시스템(character generation digital display system)은 널리 공지되어었다. 상기 시스템은 일반적으로 래스터 주사표시 스크린상에 영문자 및 숫자 문자(alphanumeric character)를 발생시키는데 사용되나, 문자를 표시할 수 있는 문자 박스내에서 상이한 각도 및 위치를 갖는 문자 크기의 선부분으로 정의되는 소위 그래픽 문자를 제공하므로 그래픽 표시를 발생시키는데도 또한 사용되어져 왔다.

많은 문자 발생기 표시 시스템은 입력 문자 데이타로부터 표시를 위한 자형(front data)데이타를 발생시키기 위하 판독-전용메모리(ROM)를 사용하였다. 상기 자형 데이타는 표시되는 문자를 정의하는 브라이트-업(bright-up)비데오 신호를 나타낸다. 따라서 8주사 라인으로 구성되는 문자에 있어서, 상기 자형 데이타는 8세트의 디지탈 데이타를 포함하는데, 각 세트가 8주사 라인중 관련된 한 라인상의 문자 구성을 나타낸다. 상기 표시 시스템에서 각각의 문자의 표시를 위해서는, 판독 전용 메모리는 문자코드(예를들어, ASCII형태로)와, 각 바이트의 데이타(주사 라인당 8비트라 가정함)을 억세스하기 위한 행 주사값(row scan value)에 의해 어드레스되는데, 이러한 동작은 문자의 각 라인마다 행해져야 하므로, 한 문자를 완전히 표시하기 위해서는 그 행의 8라인 각각에 대하여 다른 행 주사값으로 8회 반복해야 한다. 이러한 형태의 장치는 IBM모노크롬 표시 장치와 프린터 어댑터에 사용되며, 이에 대한 상세한 설명은 IBM 테크니컬 참조 메뉴얼, 퍼스널 컴퓨터 옵션 및 어댑터 제6322509호에 기술되어 있다.

최근의 IBM 퍼스널 컴퓨터용 표시 어댑터 카드, 즉, EGA(the Ennananced Grapics Adapter)카드(이에 관한 상세한 설명은 전술한 참조 매뉴얼의 1984년 8월2일자판에 설명되어 있다.)에 있어서, 영문자 및 숫자표시 데이타는 판독/기록 메모리의 플레인(a plane of read/write memory)에 기억된다. 상기 어댑터 카드에도, 상기 설명한 자형 메모리의 플레인이 제공된다. 그래픽 모드에 있어서, 이들 플레인은 표시 화소들(the display picture elements)을 위한 적, 녹, 청 및 강도 비트들을 각각 포함한다. 영문자 및 숫자모드에 있어서, 문자 데이타(예를들어, ASCII 코드)는 제 1의 메모리 플레인에, 자형 데이타는 제 2의 플레인에, 속성 데이타는 제 3 의 플레인에 기억된다. 상기 플레인중 제 1의 플레인으로부터의 데이타는 표시를 위한 자형 데이타를 얻기 위하여 제 2 의 플레인을 어드레스시키는데 사용된다. 판독 전용 메모리에서와 마찬가지로, 상기 어드레스는 문자 라인에서 연속적인 주사선들을 위하여 자형 데이타을 위한 어댑터 카드 시스템으로부터의 행 데이타를 모두 포함한다.

1984년 6월에 발행된 IBM기술 공보 제 27권 제 1B호 페이지 868내지 870에는 또다른 형태의 영문자 및 숫자 표시 논리가 기술되어 있다. 상기 시스템에 있어서, 표시용 영문자 및 숫자 문자는 256 바이트 시프트레지스터에 결합되는 동적임의 접근 메모리(DRMA)내에 기억된다. 표시되어질 전체 행의 문자에 관한 데이타는 시스트 레지스터에 전송되어서 문자 발생기를 어드레스하기 위한 연속적인 출력을 제공하도록 클럭화된다.

이러한 시프트 레지스트를 사용하는 이유는 비데오 메모리가 이중 포토되어야 되기(dual ported)때문이다. 즉, 상기 비데오 메모리는 표시를 재생하기 위한 데이타를 얻기 위해, 데이타 갱신용 CPU와 예를 들어 CRT제어기와 같은 시스템 또는 유사 장치에 의해 억세스되어야 하기 때문이다. 상기 논문에서, 비데오 메모리의 싸이클 시간(video memory cycle time)이 이중 포트의 정상 시간 멀티플렉싱(normal time multiplexing)을 허용하기에는 충분히 짧지 못한 관계로 이러한 일은 상기 시프트 레지스터 장치의 이용으로 해결되는데, 이는, 표시 재생 데이타가 시프트 레지스터에 전송되므로써, 그러한 멀티플렉싱이 필요치 않다는 것을 의미한다.

본 발명은 비데오 버퍼 기억 장치가 표시를 위해 자형 데이타를 판독하기 위해서 또는 상기 자형 데이타를 갱신 또는 보정하기 위해서 임의 접근 문자 발생기 기억 장치를 억세스하기 위한 데이타를 홀드하는 래스터 주사 표시 시스템에 관한 것이다. 상기 버퍼 기억 장치는 행 데이타(data row)가 전송될 수 있는 시프트 레지스터를 포함하는 이중 포트 임의 접근 메모리(RAM)이다. 시프트 레지스터내의 데이타는 연속스테이지에서의 문자 코드 및 숙성 코드나, 또는 상기 연속 스테이지에서의 문자 코드 및 자형 데이타를 포함한다. 상기 데이타가 바이트 단위로 연속적으로 판독된다. 제 1 단계에 있어서 ; 문자 데이타는 비데오 데이타를 발생시키기 위해 속성 데이타에 결합되어 있는 자형 데이타를 검색하도록 문자 발생기 기억 장치를 어드레스시킨다. 제 2 단계에 있어서, 문자코드는 문자 발생기 기억 장치내에 관련 자형 데이타를 기억시키기 위해 상기 문자 발생기 기억장치를 어드레스시킨다. 시프트 레지스터로의 전송은 래스트 주사 리트레이스 기간(raster scan retrace period)동안 행해진다. 상기 시프트 레지스터가 적어도 하나의 스크린 행의 문자 데이타를 포함하고 있는 상황하에 비디오 데이타 연산(video data operations)에 의하여 표시 재생을 하는 단계에서는, 상기 전송은 수평 리트레이스동안 행해진다. 문자 발생기 메모리 갱신의 단계에서는, 시프트 레지스터로의 전송은 래스터 주사 표시의 수직 블랭킹 기간동안 행해진다.

제 1 도는 종래 기술의 문자 발생기 표시 어댑터 카드의 블럭도이다. 제 1 도는 자형 데이타를 기억하기 위한 문자 발생기 메모리(10)를 포함한다. 상기 메모리는 어드레스 비트 A0내지 A3및 A4 내지 A11을 메모리(10)에 각기 제공하는 제 1 멀티플렉서 (11)과 제 2 멀티플렉서(12)로부터의 신호에 의해 어드레스된다. 멀티플렉서(11)는 행 주사 카운터(row scan counter ;16)로부터의 4비트를 상기 멀티플렉서의 A 입력에서 그리고 CPU로부터의 4비트를 상기 멀티플렉서의 입력 B에서 수신한다. 멀티플렉서(12)는 문재 래치(character latch ;13)로부터의 8비트를 상기 멀티플렉서의 입력 A에서 8CPU데이타 비트를 상기 멀티플렉서의 입력 B에서 수신한다. 멀티플렉서(11및 12)는 A0 내지 A3 및 A4를 문자발생기 메모리(10)의 모든 어드레스 비트에 각기 제공한다. 이러한 메모리는 동적 임의 접근(DRAM)형태의 메모리이다. 메모리(10)와 CPU간에 양방향성 송수신기(bidirectional transceiver ; 15)를 통하여 데이타가 통과하고 상기 메모리로부터 비데오 처리기(vido processor ; 19)로도 또한 통과된다. 비데오 기억장치(vido store ;18)는 한정된 어드레스에서 CPU로부터의 데이타를 수신하기 위해, CPU어드레스 및 데이타 버스에 결합되어, 스크린 위치에 대응하는 비데오 기억 장치내의 위치에 표시되어질 문자의 배치를 제공한다. 각각의 문자 바이트(ASCII 코드로)는 숙성 바이트를 동반한다. 예를들어, 모토로라 코포레이션에 의해 제도된 MC6845형의 CRT제어기일 수도 있는 제어 논리(17)(물리적으로, 행 주사 카운터(16)를 통합할 수도 있는)는 멀티플렉서(11 및 12), 송수신기(15), 메모리(18 및 10), 래치(13 및 14)및, 비데오 처리기(19)의 동작을 제어한다. 상기 제어 논리(17)는 상기 제어를 수행하기 위하여 CPU로부터 메모리 기록(MEMW)신호, 메모리 판독 (MEMR)신호 및, 표시 화소 클럭(픽셀 클럭) 신호를 수신한다.

상기와 후속하는 설명 부분을 간단히 하기 위하여, 표시 문자는 8×8문자 박스 또는 다른 워드로써, 표시 스크린상에 정의되는데, 각각의 문자는 상기 표시 스크린의 각각의 8주사 라인상에, 8개의 화소들에 의해 정의된다고 가정하자. 초기에, 문자 데이타가 문자 발생기 메모리에 적재된다. 이러한 데이타는 CPU로부터 발생되는데, 상기 CPU의 판독 전용 메모리나 또는 디스켓 화일에 결합된 문자 세트로부터 발생된다. 이러한 데이타는, 8×8문자 박스에 대해, 각각의 주사 라인 데이타를 정의하는 최하위 3어드레스 비트와, 개개의 문자에 대응하는 보다 높은 어드레스 비트와 함께 송수신기(15)를 통하여 한 바이트씩 엔터된다. 상기 동작에 대해, 제어 논리(17)가 메모리(10)용 기록 인에이블(write enable ; WE)신호를 발생하고, 제어 신호를 멀티플렉서(11및 12)에 제공하며, 따라서 상기 제어 신호가 상기 멀티플렉서의 B입력을 통과하여 메모리(10)어드레스 입력으로 직행한다. 메모리(10)내의 문자 데이타에 대해서도, 이제는 상기 시스템이 래스터 표시를 재생할 수 있다. 비데오 메모리(18)에는 CPU로부터의 문자 및 속성 데이타가 적재된다. 연속적인 어드레스의 수신에 의해, 표시되어질 문자 라인의 연속적인 문자에 관한 문자 및 숙성 데이타가 정보 판독되도록, 상기 데이타가 상기 메모리내에 위치된다. 널리 공지된 바와같이, 이들 연속적인 어드레스는 제어 논리(17)에 의해 발생된다. 이러한 문자 데이타는 문자 래치(13)에 공급된 후에, 즉시 관련 속성 데이타가 숙성 래치(14)에 공급된다. 이때에, 래치(13)로부터의 문자 데이타는 멀티플렉서(11)를 통한 행 주사 카운터 출력과 협력하여 멀티플렉서(12)를 통해 기억장치(10)를 어드레스시킨다. 따라서, 결과로서 발생한 기억장치(10)로부터의 문자 자형 데이타와 래치(14)로부터의 속성 데이타는 대응하는 비데오 신호가 유도되는 비데오 처리 회로(19)에 인가된다.

제 2 도는 본 발명을 구체화하는데 래스터 주사 표시 시스템의 선도이다. 제 2 도가 제 1 도의 시스템보다 상당히 적은 부품을 사용함을 즉시 알 수 있을 것이다. 제 2 도의 시스템에 있어서, 행 주사 카운터, 제어 논리, 숙성 및 문자 래치, 문자 발생기 메모리 및, 비데오 처리 회로는 상기 제 1 도의 시스템에 사용된 것과 동일하다. 상기 도면으로부터 알 수 있듯이, 멀티플렉서와 송수신기가 사용되지 않았다. 제 1 도의 비데오메모리 대신에, 다른 형태의 메모리가 제 2 도의 시스템에 사용되었다. 상기 둘을 구별하기 위하여, 상기 다른 형태의 메모리는 본원에서는 비데오 버퍼라 명명한다. 덧붙여, 속성 래치(14) 및 문자래치(13)가 제 1 도의 시스템에서와 같이 병렬보다는 직렬로 접속된다.

비데오 버퍼(20)가 이중 포트 동적 임의 접근 메모리 시스템(dual port dynamic random accwss memory ststem)이다. 이러한 메모리의 한 예가 NEC 일렉트로닉스 인코포레이티드에 의해 제조된 마이크로 PD 41264이다. 이러한 메모리는 256×4비트 직렬 시프트 레지스터 출력을 가진 64K×4비트 동적 RAM 이다. 따라서, 한 포트는 임의 접근 포트이며, 다른 포트는 직렬 판독 포트이다. 한쌍의 이들 메모리들을 사용하므로, 256바이트 직렬 출력 시스템을 가진 64KB동작 RAM이 제공된다. 상기 메모리는 널리 공지되었으나, 개괄적으로, 상기 메모리는 상기 RAM으로부터 256위치 시프트 레지스터로의 데이타를 판독하기 위한 수단과 함께 어드레스 수단 및 데이타 입력/ 출력 수단을 갖는 전형적인 동적 RAM을 포함한다. 이러한 시프트 레지스터로의 데이타 전송을 이루기 위하여 상기 어드레스 수단은 먼저, 상기 동적 RAM내의 행을 선택하기 위해, 8행 어드레스 비트를 사용하며 그후, 상기 시프트 레지스터에 대하여 판독되어질 데이타의 스타트 위치에 대응하는 256직렬 디코더중 하나를 선택하기 위해 8열 어드레스 비트를 사용한다. 그래서 이러한 데이타는 한 싸이클로 시프트 레지스터에서 판독된다. 그러므로, 상기 데이타는 시프트 클럭 신호의 제어하에 시프트 레지스터로부터의 4비트씩(또는 2개의 메모리를 갖는 본 경우에서는, 한 바이트씩)판독된다. 상기 사실로부터, 이러한 메모리 시스템이 래스터 표시 시스템에 상당히 유용하다는 것이 명백하다.

상기 래스터의 각 라인에 대하여, 상기 데이타는 먼저 상기 시스프 레지스터에 인가될 수 있고, 그후에 상기 동적 RAM부가 갱산되어지는 동안, 비데오 회로에 전송된다. 이러한 일이 일어나도록 하기 위해선 이루어질 모든 것은 표시 래스터의 리트레이스 시간동안 시프트 레지스터로 전송될 것이다. 대부분의 표시 시스템은 행당 80개 이상의 문자를 표시하지 못하며, 따라서 한 문자 데이타 바이트(문자 발생기 메모리를 어드레스시키기 위한)와 한 숙성 데이타 바이트(상기 문자의 칼라 또는 다른 속성을 정의하는)를 포함하는 한 라인의 각각의 문자 데이타에 대하여, 160바이트만이 시프트 레지스터에서 요구됨을 알아야 한다. 그러나, 상기는 시프트 레지스터로의 전송을 위한 어드레싱이 정확히 배열된다면, 아무런 문제도 야기시키지 않는다.

통상의 경우와 같이, 상기 CPU는 데이타 갱신용 비데오 버퍼(20)를 어드레스하고, 제어 논리(17)는 래스터 표시 재생 기능용 버퍼를 어드레스시킨다. 본 시스템과 종래 시스템과의 유일한 명백한 차이는 제어 논리가 예를들어, 프로그래밍에 의해, 각각의 행의 각각의 문자에 대응하는 모든 어드레스보다는 각각의 행에 대해 데이타용 제 1 의 비데오 버퍼 어드레스만을 선택하도록 배열된다는 점이다.

제 3 도를 참조하면, 제 3도는 비데오 버퍼(20,제 2 도)에서의 데이타 부분(partition)을 도시한다. 이러한 비데오 버퍼의 동적 RAM부분이 64KB를 포함하는 것이 상기될 것이다. 상기 동적 RAM 부분은 제 3 도에 도시된 바와 같이, 제 1 부분과 제 2부분으로 분할된다. 상기 제 1 부분은 32KB의 CRT스크린 영상부분이다. 상기 부분은 상기 스크린상에 표시되어질 영상을 정의하는데 사용된다. 상기 제 1 부분은 문자코드를 포함하는 각 우수 바이트(문자발생기를 어드레스하는데 사용)와 숙성 코드를 포함하는 인접한 기수 바이트를 갖는 16K문자를 정의한다. 상기 량의 문자 데이타는 대략 8개의 80×25행 문자 스크린에 대해 충분하다. 상기는 버퍼를 갱신하지 않고도 페이징 업 및 다운 (paging up and down)또는 스크롤링(scrolling)을 허용한다.

비데오 버퍼의 상기 제 2 부분도 우수 바이트로 상기 문자 발생기를 어드레싱하기 위한 문자코드를 또한 포함한다.

그러나, 상기 부분에 있어서, 각각의 대응하는 기수 바이트는 문자 발생기내에 기록시키기 위한 자형 데이타를 포함한다. 전술한 바와 같이, 간략화를 위해, 본원에서는 8×8화소 문자 박스가 고려된다고 기술해왔다. 그러므로, 표시된 각각의 문자는 각 래스터 라인에 대하여 1개씩, 8바이트의 자형 데이타에 의해 정의된다. 상기 문자 포맷에 대하여, 256문자의 각 문자 세트는 2K바이트의 자형 데이타를 필요로 한다. 따라서, 각 문자 세트는 제 2 부분에서 총 4K바이트를 필요로 해서. 전체 문자 세트를 각각 포함하는 4페이지의 경우에는 16K바이트를 필요로 한다. 문자 박스가 8×16소자로 구성되기 위해서는, 문자에 대하여 16바이트의 자형 데이타를 필요로 하기 때문에, 4페이지의 문자/자형 데이타만이 상기 제 2 부분에 정의된다.

마지막으로, 제 3 도의 하부에, 256바이트 시프트 레지스터가 도시되어 있다. 상기 시프트 레지스터는 엄밀하게는 메모리 부분으로써 간주될 수 없다고 하나, 상부 부분으로부터 256바이트의 데이타가 시프트 레지스터내로 전송될 수 있다는 사실을 보여준다.

제 2 도를 재참조하면, 다양한 모드로 상기 시스템의 동작이 기술될 것이다. 첫째로, 데이타가 비데오 버퍼(20)의 시프트 레지스터 외부로 시프트되어질때마다, 상기 버퍼의 동적 RAM 부분은 CPU데이타에 의해, CPU어드레스 데이타에 의해 정의된 어드레스로 변경될 수 있다. 표시 장치내의 래스터 주사의 각 수평 리트레이스 시간동안 (수직 블랭킹 동안을 제외함), 즉시 후속하는 주사 라인용 데이타에 대응하는 CRT스크린 영상 부분내의 블럭으로부터, 데이타가 전송된다. 전술된 바와같이, 256바이트가 전송된다하더라도, 160바이트만이 요구된다. 따라서, 각 라인용 데이타를 정의하는 어드레스는, 상이한 문자 행에 대하여, 160위치가 떨어져 있다. 그러나, 동일 데이타가 각 문자 행에 대해 8회(8×8 문자 박스에 대해)추출됨을 알아야 한다. 상기는 각 주사 라인에 대해 문자 발생기 메모리 어드레스를 보충하기 위해, 행 주사 카운터(16)에서 상이한 A0내지 A3결합을 사용하여, 문자 메모리로부터 판독되어질 각 문자에 대해 총 8개의 자형 바이트를 제공한다. 제어 논리(17)는 비데오 버퍼 행 개시 어드레스 레지스터 전송 제어 신호 T를 시프트하기 위한 동적 RAM, 및 시프트 레지스터를 시프트하기 위한 시프트 클 럭신호 SCLK를 제공한다. 상기 시프트 레지스터로부터의 각 출력 바이트가 속성 래치(14)에 인가된다. 그래서, 각 우수 바이트 (문자 코드, 제 3 도 참조)가 문자 래치(13)내로 클럭화되는 반면에, 후속한 기수 바이트(속성 코드, 제 3 도 참조)는 래치(14)에 인가된다.

다음의 클럭 싸이클동안, 상기 래치(14)출력이 디스에이블되고 (상기 래치의 OE입력에 인가된 역출력 인에이블 레벨에 의해), 래치(13)의 바이트는 행 주사 A0 내지 A3입력과 협력하여, 상기 메모리를 어드레스 시키기 위해, 메모리(10)의 어드레스 입력 A4내지 A11에 인가된다. 이때, 제어 논리(17)가 출력 인에이블 신호를 메모리(10)의 OE입력에 인가시키며, 따라서, 한 바이트의 자형 데이타가 입력 어드레스에 의해 정의된 위치로 부터 판독된다. 상기 위치의 바이트는 상기 바이트를 낳기 위해 인에이블 및 클럭화되는 래치(14)내에 수용된 속성 바이트와 함께 메모리(10)의 데이타 I/O단자로부터 비데오 처리 회로(19)로 향한다. 회로(19)는 래스터 주사의 8개의 화소에 대한 데이타를 발생하기 위해, 속성 데이타와 자형 데이타를 결합시킨다.

제 4 도는 문자 발생기가 표시 재생 데이타를 발생하기 위한 판독되는 상기 연산의 타이밍을 도시한다. 제 4 도는 화상부 라인에 상기 제어논리에 인가된 픽셀 클럭을 도시하고, 그다음 2개의 라인에 속성 래치(14)와 문자 래치(13)클럭 타이밍을 도시한다. 이들 클럭은 상기 픽셀 클럭에 응답하여 발생된다. 메모리(10)의 OE입력으로의 출력 인에이블 신호(행을 활성화시킴)는 상기 속성 및 문자 래치가 클럭화되지 않았을때에만, 메모리(10)로부터 출력 연산을 야기시킨다. 메모리(10)의 기록 인에이블(WE)입력은 상기 완전한 동작을 위하여 비활성 상태(하이)를 유지하고, 상기 속성 래치 출력 인에이블 입력은 상기 속성 및 문자 래치 클럭 신호가 발생되는 동안의 주기를 걸쳐 활성 상태(로)이다. 상기 결과는, 문자 싸이클동안, 문자 데이타가 문자 래치에 인가되면, 그후에 속성 데이타가 속성 래치에 인가되고, 그후에 데이타 시간에 도시된 바와 같이, 자형 데이타가 문자 메모리로부터 판독되므로, 이들 래치의 클럭킹의 없다는 것이다.

최종 모드의 연산에 있어서, 자형 데이타는 비데오 버퍼에 의하여 문자 발생기 메모리내에 기록된다. 상기 연산은, 스크린상의 표시에 대한 간섭을 방지하기 위해, 표시 래스터 수직 블랭킹 간격동안 행해진다. 전송되어질 상기 데이타는 메모리(20,제3도 참조)의 하부 부분에 수용되고, 문자 데이타와 각 우수 및 기수 위치의 자형 데이타를 포함한다. 상기 데이타의 레이 아웃(lay out)이 문자 발생기 메모리(10)에 데이타의 후속의 레이 아웃을 정의한다. 문자 세트의 제 1 의 128문자의 제 1 주사 라인에 관한 자형 데이타는 기억장치내의 연속적인 기수 위치내에 놓여진다. 상기 제 1 의 기억된 문자 세트에 대하여, 상기 시퀀스는 자형 데이타 부분의 제 1 의 위치에서 개시된다. 각각의 대응하는 우수 위치는 관련 문자 코드를 포함한다. 그 다음의 128위치는 이들 문자의 그 다음 주사 라인에 대한 자형 데이타를 포함하며, 자형 128문자의 모든 주사라인이 한정될때까지 그러하다. 그후에 상기 그 다음의 128문자에 대한 데이타는 동일 방식으로 버퍼(20)의 그 다음 영역내로 놓여진다. 상기 연산을 위해, 버퍼(20)내의 시프트 레지스터의 전체 256스테이지를 사용할 수 있다. 상기 제 1 의 128문자의 제 1의 주사 라인에 관한 자형 데이타에 대하여, 문자 데이타를 포함하는 상기 대응 우수 128위치와 자형 데이타를 포함하는 상기 대응 기수 128위치가 상기 시프트 레지스터에 전송된다. 그후에 상기 데이타는 숙성 래치(14)내로 한 바이트씩 클럭화된다. 문자 바이트인 상기 제 1의 바이트가 상기 래치에 공급되고 제 1 의 자형 바이트의 래치(14)로의 전송에 의해 문자 래치(13)내에 공급된다. 제어논리(17)는 행 주사 출력과 협력하여 문자 발생기 메모리(10)의 기록 인에이블(WE)입력 및 래치(13)의 문자 출력을 활성화하여, 메모리(10)를 어드레스시켜, 상기 속성 래치로부터의 데이타를 어드레스된 위치내에 기록시킨다.

상기 동작은 상기 시프트 레지스터의 잔여 데이타에 대해 계속되고 상기 싸이클은 상기 제 1 의 128문자에 대한 잔여 주사 행 데이타에 대해 계속된다. 그후에 상기 연산은 상기 256문자 세트의 그 다음의 128문자에 대해 반복된다. 상기 전체 연산은 표시 래스터 주사의 단일 블랭킹 시간내에 행해진다.

제 5 도는 비데오 버퍼로부터 문자발생기 메모리내로 자형 데이타를 기록시키기 위한 상기 연산의 타이밍을 도시한다. 제 5 도에서 픽셀 클럭, 속성 래치 클럭 및 문자래치 클럭 신호는 제 4 도와 모두 동일하다. 제어논리(17)로부터 메모리(10)의 OE입력으로의 출력 인에이블 신호는 메모리(10)로부터의 정보 판독을 방지하는 하이 (비활성)상태를 유지한다. 메모리(10)의 상기 WE입력에 인가된 기록 인에이블 신호는 하이상태로 시작되어, 문자 싸이클동안 로(활성)상태로 된다. 속성 래치(14)출력 인에이블(OE)입력은 인에이블된 상태로 상기 래치를 유지하기 위해 로(활성)상태를 유지한다. 데이타 라인에서 알 수 있듯이, 각 문자 싸이크동안(상기는 모두 래스터 표시의 수직 블랭킹 간격 동안에만 행해짐을 기억하라), 문자 코드는 대응하는 자형 데이타에 의해 뒤따라 레지스터된다. 기록 인에이블 신호가 문자 싸이클의 최종 위치에서 활성상태로 되는 동안, 상기 자형 데이타는 속성 래치내에 남아 있어, 상기 데이타가 문자 데이타에 의해 정회된 위치내에 기록되어진다.

전술한 바와 같이, 8×8문자 박스를 사용하는시스템이 설명되어졌지만, 상기 비데오 버퍼의 자형 데이타부분은 8×16문자 박스 형태로 4페이지의 자형 데이타를 기억시킬만큼 충분히 크다. 상기는 각 문자가 16바이트의 자형 데이타로 표시됨을 의미한다. 이에 따라, 행 주사 카운터 시스템은 메모리(10)로의 A0 내지 A3 어드레스 입력을 변경시키도록 적용되야 하며, 따라서 상기 A0 내지 A3 어드레스 입력은 16까지 증가된다. 제 6 도는 8개와 16개의 증가 단계간에 전환 가능한 행 주사 카운터 회로를 도시한다.

제 6 도에는, 멀티플렉서(31)의 입력에 결합된 4개의 스테이지를 가진 최대 행 주사 레지스터가 도시되었다. 상기 4개의 스테이지는 상부의 최하위 치수(the lowest order at the top)로 부터 하부의 최상위 차수(the highest oredr at the bottom)로 진행한다. 선택 라인상의 CPU 신호에 응답하여, 상기 멀티플렉서는 상기 멀티플렉서의 A 또는 B입력을 비교 회로(32)에 한 입력으로써 인가되는 4개의 출력 라인으로 전환시킨다. 상기 비교 회로의 출력은 클럭 입력에서 래스터 주사 주형 동기 신호를 또한 수신하는 래치(33)의 데이타 입력에 인가된다. 상기 래치 출력은 수평 동기 신호에 의해 또한 클럭화되는 카운터(34)의 클리어 입력에 인가된다. 상기 카운터(34)의 출력은 문자 발생기 기억장치(10,제1도 및 제2도)용 A0 내지 A3어드레스 신호를 발생한다. 덧붙여, 카운터(34)출력이 비교 회로(32)에 피이드 백되고, 비데오 버퍼 어드레싱용 문자 행의 특정 주사 라인을 정의하는데 사용된다.

어드레스 A0 내지 A3가 0에서 시작되므로, 상기 세트의 여덟번째 어드레스는 7이며, 따라서 상기 숫자가 레지스터(30)에 기억된다. A입력을 선택하기 위해 선택 입력 세트에 대햐여, 상기 숫자는 변하지 않고 비교회로(32)의 입력에 공급된다. B입력을 선택하기 위해 상기 선택 입력 세트에 대하여, 최하위 차수의 디지트(the lowest order digit)가 B1에 정 입력에 의해 "1"로 세트되고, 그 다음의 3개의 디지트는 레지스터내의 수 7중 3개의 하위 2진수에 대응한다. 따라서, 멀티플렉서로부터의 각 출력이 십진수 15에 대응하는 2진수 "1"이다. 상기는 상기 제 1 의 A0 내지 A3어드레스로서 0을 카운팅할때, 어드레스 입력에 카운트 16을 제공한다.

카운터(34)가 클리어되었다고 가정하면, 상기 카운터는 A0 내지 A3문자 발생기 메모리 입력에 0이상의 연속적인 증가 카운트를 제공하기 위해 각 수평 동기 입력에서 1씩 증가된다. 각각의 이들 카운트는 비교기(32)에 의해 멀티플렉서(31)출력과 비교된다. 비교에 의해, 동일함이 검출되면, 비교기(32)는 래치(33)의 데이타 입력에 "1"을 인가시키는데, 상기 래치(33)는, 그 다음의 수평 동기 신호에 의해, 상기 카운터를 리스트시키기 위해 카운터(34)에 상기 입력을 클럭시킨다. 따라서, 카운터(34)는, 카운터가 멀티플렉서(31)에 의해 제공된 수(8또는 16)에 도달할때까지, 수평 동기 입력에 의해 증가되고, 다음의 연이온 수평 동기 입력에 0을 리세트시킨다.

본 발명이 특히 본 발명의 양호한 실시예에 관하여 도시 및 설명되어졌다하더라도, 본 기술에 숙련된 자에 의해, 형태의 다양한 변경이 본 발명의 정신 및 범주를 벗어남이 없이 행해질 수도 있다.

Claims (14)

1. 임의 접근 메모리 문자 발생기와 ; 연속적인 위치(in consecutive locations)에 문자 데이타와, 표시자형 데이타(display font data)를 각각 포함하는 제 1의 데이타 쌍을 기억시키는 제 1의 부분을 포함하는 메모리 부분(memory partitions)과, 출력 시프트 레지스터 수단 및, 상기 메모리 부분으로부터 상기 시프트 레지스터 수단으로 데이타 군을 전송시키는 전송 수단을 포함하는 이중 포트 임의 접근 메모리 비데오 버퍼(a dual port random access memory video buffer) 를 포함하며 ; 다수의 상기 제 1 데이타 쌍을 상기 시프트 레지스터 수단에 전송하기 위한 상기 전송 수단을 제어하는 제어수단과, 상기 제 1쌍의 데이타를 출력시키기 위해 상기 시프트 레지스터 수단을 클럭시키는 클럭킹 수단 및, 어드레스화된 위치내에 상기 제1쌍의 자형 데이타를 기록하기 위해 상기 문자 발생기를 어드레스시키도록 제 1쌍의 문자데이타를 송출하는 송출 수단(means for directing)을 포함하는 제어 논리 수단을 포함하는 것을 특징으로 하는 래스트 주사 표시 시스템.
2. 제 1 항에 있어서, 상기 시프트 레지스터 출력에 결합되고, 상기 문자 발생기의 데이타 입력과 상기 제 2 의 래치 수단의 입력에 결합된 출력을 갖는 제 1 의 래치 수단과, 상기 문자 발생기의 어드레스 입력에 결합된 출력을 갖는 제 2 의 래치 수단을 포함하는 것을 특징으로 하는 래스터 주사 표시 시스템.
3. 제 2 항에 있어서, 상기 시프트 레지스터가 전 래시트 주사 라인(full arster scan line)을 위한 자형 데이타와, 문자에 대응하는 데이타를 수용하도록 크기가 정해지며, 상기 다수의 제 1의 데이타 쌍은 문자와 최소한 하나의 전 표시 주사 라인을 위한 자형 데이타를 포함하고, 상기 제어 수단은 상기 표시 래스터 주사의 수평 리트레이스 동안에 상기 전송을 실행하는 래스터 주사 수평 리트레이스 수단에 응답하는 것을 특징으로 하는 래스터 주사 표시 시스템.
4. 제 2 항에 있어서, 최저 차수 어드레스 디지트(the lowest ordered address digits)에 대응하는 문자 발생기의 다른 어드레스 입력에 결합되어, 표시 문자의 다른 래스터 주사 라인에 관련된 자형 데이타를 문자 발생기내에 기록하기 위한 다른 어드레스 시리즈를 제공하는 행 주사 카운터 수단을 구비하는 것을 특징으로 하는 래스터 주사 표시 시스템.
5. 제 4 항에 있어서, 상기 행 주사 카운터 수단이 최대 행 주사 데이타를 발생하기 위한 수단과, 제 1 입력에서 상기 최대 행 주사 데이타를 수신하기 위한 비교 회로와, 상기 비교 회로의 출력에 결합된 데이타입력과 래스터 주사 수평 동기 신호를 수신하도록 결합되는 클럭 입력을 가진 래치와, 상기 래치의 출력에 결합된 클리어 입력과 상기 수평 동기 신호를 수신하도록 결합된 카운트 입력 및, 상기 비교 회로의 제 2 입력과 상기 문자 발생기의 상기 다른 어드레스 입력에 결합된 출력을 포함하는 것을 특징으로 하는 래스터 주사 표시 시스템.
6. 제 5 항에 있어서, 상기 최대 행 주사 데이타 발생 수단은 최대 행 주사 레지스터(a maximum row scan register)를 포함하되 ; 상기 최대 행 주사 레지스터는 자신의 내용에 대응하는 제 1 출력을 제공하기 위한 제 1 조건과 자신의 상기 내용의 값의 2배의 값을 가진 제 2출력을 제공하기 위한 제 2 조건 사이에서 선택 가능한 멀티플렉서에 결합되는 출력을 갖는 것을 특징으로 하는 래스터 주사 표시 시스템.
7. 제 1 항에 있어서, 상기 비데오 버퍼는 문자데이타와 속성 데이타를 각각 포함하는 제 2 데이타 쌍을 연속적인 위치에 기억시키기 위한 제 2 부분을포함하며, 상기 시스템은 자형 데이타 및 숙성 데이타에 응답하여 표시를 위한 비데오 데이타를 발생하기 위한 비데오 처리 수단을 포함하고, 상기 제어 논리 수단은 상기 클럭킹 수단에 의해 상기 제 2 데이타 쌍을 출력시키기 위한 클럭킹(clocking)을 위해서, 시프트레지스터 수단에 다수에 다수의 상기 제 2 데이타 쌍을 전송하기 위한 상기 전송 수단을 제어하며, 어드레스된 위치로부터 자형 데이타를 검색하기 위해서 문자 발생기를 어드레스하도록 제 2 데이타 쌍을 문자 데이타를 송출하고, 대응하는 비데오 표시 데이타를 발생하기 위하여 상기 비데오 처리 수단에 상기 제 2 쌍의 검색된 자형 데이타 및 속성 데이타를 송출하기 위한 상기 송출 수단(means for directing)을 제어하기 위한 수단을 포함하는 것을 특징으로 하는 래스터 주사 표시 시스템.
8. 제 7 항에 있어서, 제 1 및 제2래치 수단을포함하되, 제 1래치 수단은 시프트 레지스터 출력에 결합되고, 비데오 처리 수단의 입력과 제 2 래치 수단의 입력에 결합된 출력을 가지며, 상기 제 2 래치 수단은 문자 발생기의 어드레스 입력에 결합된 출력을 가지는 것을 특징으로 하는 래스터 주사 표시 시스템.
9. 제 8 항에 있어서, 상기 제어 논리 수단은 래스터 주사 수직 블랭킹 신호에 응답하여, 상기 제 2 데이타 쌍의 상기 시프트 레지스터로의 상기 전송을 래스터 주사 수직 블랭킹 시간까지도 제한하는 것을 특징으로 하는 래스터 주사 표시 시스템.
10. 제 8 항에 있어서, 문자 발생기로부터의 표시 문자의 다른 래스터 주사 라인들에 관련한 자형 데이타를 판독하기 위해 다른 어드레스 시리즈를 제공하도록 최저 차수 어드레스 디지트에 대응하는 상기 문자 발생기의 다른 어드레스 입력에 결합된 행 주사 카운터 수단을 포함하는 것을 특징으로 하는 래스터 주사 표시 시스템.
11. 제10항에 있어서, 상기 행 주사 카운터 수단이 최대 행 주사 데이타를 발생수단과, 제 1입력에서 상기 최대 행 주사 데이타를 수신하는 비교 회로와, 상기 비교 회로의 출력에 결합된 데이타 입력과 래스터 주사 수평 동기 신호를 수신하도록 결합된 클럭 입력을 가진 래치와, 상기 래치의 출력에 결합된 클리어 입력과, 상기 수평 동기 신호를 수신하도록 결합된 카운트 입력 및, 상기 비교 회로의 제 2입력과 문자 발생기의 상기 다른 어드레스 입력에 결합된 출력을 가진 카운터 회로를 포함하는 것을 특징으로 하는 래스터 주사 표시 시스템.
12. 제11항에 있어서, 최대 행 주사 데이타를 발생하기 위한 상기 수단이 상기 최대 행 주사 레지스터를 포함하되, 상기 최대 행 주사 레지스터는 자신의 내용에 대응하는 제 1 출력을 제공하기 위한 제 1 조건과 자신의 내용값의 2배 값을 가진 제 2 출력을 제공하기 위한 제 2 조건 사이에서 선택 가능한 멀티플렉서에 결합된 출력을 갖는 것을 특징으로 하는 레스터 주사 표시 시스템.
13. 임의 접근 메모리 문자 발생기와 ; 연속적인 위치쌍에 문자 데이타와 속성 데이타를 기억시키기 위한 제 1 메모리부와, 연속적인 위치쌍에 문자 데이타 및 자형 데이타를 기억시키기위한 제 2 메모리부를 포함하는 이중 포트 임의 접근 비데오 버퍼와 ; 리트레이스 다음의 표시 라인에 비데오 데이타를 발생하기 위해 상기 문자 데이타 및 억세스된 위치로부터의 자형 데이타와 상기 속성 데이타와의 조합에 의한 상기 문자 발생기의 후속 억세싱을 하기 위해서 표시 래스터의 수평 리트레이스동안 상기 제 1 메모리부로부터 이중 포트의 제 2 포트로 데이타를 전송하고, 자형 데이타를 기록하기 위해 상기 문자 발생기의 후속 억세싱을 하기 위해서 표시 래스터의 수직 블랭킹동안 상기 제 2 메모리로부터 상기 포트의 제 2 포트로 데이타 전송하는 전송 수단을 포함하는 것을 특징으로 하는 래스터 주사 표시 시스템.
14. 임의 접근 메모리 문자 발생기와 ; 문자 및 속성 데이타를 기억시키기 위한 제 1 메모리부와, 문자 및 자형 데이타를 기억시키기 위한 제 2 메모리부를 포함하는 이중 포트 임의 접근 메모리 비데오 버퍼와 ; 상기 이중 포트의 제 1 포트를 통해 상기 비데오 버퍼를 갱신하기 위한 수단 및, 상기 제 1 메모리부로부터의 데이타에 의해 상기 표시를재생하고(refreshing), 상기 이중 포트의 제 2 포트를 통해 상기 제 2 메모리로부터의 데이타에 의해 상기 문자 발생기를 갱신하기 위한 수단을 포함하는 것을 특징으로 하는 래스터 주사 표시 시스템.

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