KR950007947B1

KR950007947B1 - 에러 정정 장치

Info

Publication number: KR950007947B1
Application number: KR1019870000724A
Authority: KR
Inventors: 히사요시 모리와끼
Original assignee: 소니가부시끼가이샤; 오오가 노리오
Priority date: 1986-01-31
Filing date: 1987-01-30
Publication date: 1995-07-21
Also published as: ES2042545T3; BR8700426A; AU6816387A; CN87100569A; JPS62177768A; DE3787034T2; EP0232133A3; CN1006337B; ATE93340T1; EP0232133A2; DE3787034D1; US4796261A; EP0232133B1; KR870007502A; CA1275326C; AU594422B2

Abstract

내용 없음.

Description

에러 정정 장치

제1도는 본 발명을 적용할 수 있는 에러 정정 코드 및 계열 포인터 RAM의 설명에 사용되는 도면.

제2도는 기록시의 데이타 구성을 도시하는 도면.

제3도는 본 발명의 한 실시예의 블럭도.

제4도 및 제5도는 본 발명의 한 실시예의 정정 처리 동작의 설명에 사용되는 흐름도.

* 도면의 주요부분에 대한 부호의 설명

1 : 데이타 RAM 5 : 정정 회로

11 : P 계열 포인터 RAM 12 : Q 계열 포인터 RAM

15 : 포인터 클리어 회로 16 : 포인터 판별 회로

[산업상 이용분야]

본 발명은 디지탈 오디오 신호의 기록 재생 장치에 적용되는 에러 정정 장치에 관한 것이다.

[발명의 개요]

본 발명은 복수개의 디지탈 데이타로 되는 계열(series)에 제1 및 제2에러 정정 코드의 코드화가 이루어진 입력 데이타가 공급되고, 제1 및 제2의 에러 정정 코드에 의한 정정 처리를 교대로 행하기 위한 에러 정정 장치에 있어서, 제1 및 제2의 에러 정정 코드 각각의 복수의 개열 마다 제1 및 제2계열 포인터(series pointer)를 기억하는 메모리를 배치하고, 제1 및 제2의 계열 포인터를 참조하여 에러 없는 계열에 대하여는 제1 및 제2에러 정정 코드 각각의 정정 처리가 생략되는 것으로, 한정된 시간내의 유효한 정정처리의 횟수를 증가시킬 수 있고, 정정 능력을 실질적으로 향상시킬 수 있도록 한 것이다.

[종래 기술]

자기 테이프등에 디지탈 오디오 신호를 기록하는 경우, 에러 정정 코드로서, 크로스 인터리브(cross-interleave) 코드가 사용된다. 크로스 인터리브 코드는 소정 갯수의 워드에 대해서, 제1계열(P계열이라 칭함) 및 제2계열(Q계열이라 칭함)에 의한 에러 정정 코들 만들고, P계열 관한 정정 처리와 Q계열에 관한 정정 처리를 반복하는 것이다. 이 정정 처리의 반복 횟수를 많게 하여 정정할 수 있는 에러 데이타가 증가하고 에러 정정 능력을 향상시킬 수가 있다.

종래의 PCM 테이프 레코더 예를들면 8밀리 VTR의 크로스 인터리브 코드의 에러 정정 장치는, 각 계열의 워드 포인터(word pointer)를 참조하고, 1계열내에 에러 워드가 1개면, 이 에러 워드를 정정하고, 그 이외의 경우에는 어떠한 처리도 행하지 않는다. 즉, 워드 포인터는 단순히 읽혀진다. 이와같이 어떠한 처리도하지 아니하는 경우로는, 에러 워드가 전혀 없는 경우(정정 불필요)와 에러 워드가 2개 이상 있는 경우 (정정 불능)가 있으나, 어느 경우나 워드 포인터를 읽어들이는 시간은 낭비 시간이 된다.

[발명이 해결하고자 하는 문제점]

크로스 인터리브 코드의 경우, P계열 및 Q계열의 에러 정정 처리의 반복되는 회수를 많게 하면, 정정할 수 있는 에러 워드가 증가하고, 에러 정정 능력을 향상시킬 수가 있다. 그러나, 에러 정정 처리에 사용할 수 있는 시간은 일반적으로 소정의 시간으로 한정되므로, 종래의 에러 정정 장치와 같이 낭비 시간이 많으면 정정 가능한 워드 수가 감소하고, 정정 능력이 저하된다.

따라서, 본 발명의 목적은 유효한 정정 처리를 한정된 시간내에서 보다 많이 행하여, 정정 능력이 향상되는 에러 정정장치를 제공하는데 있다.

[문제점을 해결하기 위한 수단]

본 발명은 디지탈 데이타와 2차원적 배열이 서로 다른 제1방향 및 제2방향으로 위치하는 디지탈 데이타의 계열에 관하여, 제1 및 제2에러 정정 코드의 코드화가 이루어진 입력 데이타가 공급되고, 제1 및 제2에러 정정 코드에 의하여 정정 처리를 교대로 행하도록 한 에러 정정 장치에 관한 것이다.

본 발명은 제1 에러 정정 코드의 계열 마다 에러의 유무를 나타내는 제1계열 포인터(series pointer)와 제2에러 정정 코드의 계열 마다 에러의 유무를 나타내는 제2계열 포인터를 기억하는 메모리와, 계열 마다 제1에러 정정 코드 및 제2에러 정정 코드의 정정 처리를 각각 행하기 전에, 제1계열 포인터 및 제2의 계열 포인터를 메모리로부터 판독하고, 에러가 없는 계열에 대하여는 정정 처리를 스킵(skip)하는 복호 수단을 구비한다.

[작용]

본 발명에서는 계열 마다 에러의 유무에 대응하는 계열 포인터를 메모리에 기억한다. 제1에러 정정 코드의 계열(P계열)의 각 계열에 대해서, 정정 루틴을 개시하기 전에, 에러의 유무를 나타내는 제1계열 포인터를 참조하여, 에러가 없는 계열(즉, 정정 처리가 전혀 불필요한 계열)에 대해서, 워드 포인터를 판독하여, 정정이 가능한가 불가능한가를 판단하는 처리를 생략할 수가 있다. 제2에러 정정 코드의 계열(Q계열)의 정정 처리를 하는 경우에도, 동일하게, 에러가 없는 계열에 대한 처리를 생략할 수가 있다. P계열의 복호 및 Q계열의 복호를 반복하여 행하는 때에는, 정정되는 에러 워드의 갯수가 서서히 증가하여, 에러가 없는 계열이 증가한다. 따라서, 불필요한 계열을 억세스하는 처리를 감소시킬 수 있고, 정정에 필요한 시간을 대폭적으로 단축하고, 한정된 시간내에서 정정되는 에러 워드 수가 증가한다.

[실시예]

다음에, 본 발명은 8밀리 VTR의 PCM신호의 에러 정정에 적용한 한 실시예에 대해서 도면을 참조하여 설명을 한다.

8밀리 VTR에서는 8mm폭의 자기 테이프가 드럼의 주위면에 221도의 각으로 감겨져, 이 감긴 각 중에서 180도의 범위가 비디오 신호의 기록 영역으로 되고, 36도의 범위가 PCM 신호가 기록 영역으로 되어 있다. 프레임 주파수로 회전하는 드럼에 180도의 각 간격으로 헤드가 설치되어, 1쌍의 회전 헤드가 자기 테이프에 교대로 미끄럼 접합한다. PCM신호의 기록 영역에는, 에러 정정 코드의 코드화 및 시간축 압축 처리가 행해진 1필드분의 PCM신호가 기록된다.

8밀리 VTR에서는, 1필드분의 PCM신호를 단위로 하여 에러 정정 코드의 코드화 처리 및 복호 처리가 행해진다. 제1a도는, 데이타의 2차원 배열을 나타내고 있으며, 수평 방향의 각행에 포함되는 데이타가 Q, W0, W1, W2, W3, P, W4, W5, W6, W7로 표시되어 있다. 이 각 해에는 132개의 데이타가 포함되어 있다. 따라서, 각각이 8비트의 데이타가 (10×132)의 매트릭스상으로 배열된다. 이 코드 블럭중에는 1필드분의 스테레오 PCM신호와 제어용의 6개의 데이타가 포함된다.

상술한 코드 블럭의 데이타 배열에서 수직 방향으로 각열은 블럭이라 칭한다. 제1a도에 있어서, 흑색점으로 표시되는 9개의 데이타에 의해 패이티 데이타 P를 포함하는 한쪽의 패리티 코드 계열(P계열)이 형성되고, 백색 점으로 표시되는 10개의 데이타에 의해 패리티 데이타 P 및 Q를 포함하는 다른쪽의 패리티 코드 계열(Q계열)이 형성된다. P계열은 15블럭 또는 14블럭 떨어진 블럭에 포함되는 데이타로 형성된다. Q계열은 동일하게 12블럭씩 떨어진 블럭에 포함하는 데이타로 형성된다. 1개의 2차원 배열중의 각 데이타는 다른 2개의 계열에 포함된다.

P계열 및 Q계열 각각은 제1b도에서 도시하는 데이타의 번호 n으로 나타내어지는 [(n=1) 내지 (n=13)]의 132개 계열을 가지고 있다. 이 한 실시예에서는 1비트의 P계열의 각 계열 포인터 및 Q계열의 각 계열의 포인터를 각각 기억하는 P계열 포인터 RAM(11)과 Q계열 포인터 RAM(12)이 설치되어 있다. 이들의 계열 포인터 RAM(11) 및 (12)는 제1b도에 도시하는 바와같은 메모리 영역을 가지고 있다.

또 다시, (Q, W0, ……W6, W7)로 형성되는 블럭마다 16비트의 CRC(cyclic redundancy check) 코드(순회코드를 사용한 에러 검출 코드의 일정)가 부가된다. 이 CRC코드에 의해, CRC 블럭 마다 에러의 존재여부가 검출된다. 단순 패리티를 사용하고 있기 때문에, 1개의 계열중에 CRC코드에 의해 에러가 있다고 된 데이타가 1개의 경우에는 에러 정정이 가능하다. 복호시에, P계열에 관한 복호와 Q계열에 관한 코드를 반복하여 행하므로서 에러의 정정 능력이 향상한다.

제2도에 도시하는 바와같이, 에러 정정 코드의 코드화 처리가 행해진 데이타는 최초 블럭부터 제132번의 블럭까지 차례로 기록된다. 각 블럭의 맨 앞에는 블럭 동기용의 동기 코드 및 블럭 어드레스를 나타내는 어드레스 코드가 부가된다. PCM신호의 경우 상기의 에러 정정 코드에 의해 정정할 수 없는 에러 데이타는 그 전후에 각각 위치하는 정확한 데이타의 평균치에 의해 바꾸어진다.

제3도는 본 발명의 한 실시예를 도시하고, (1)은 재생된 PCM데이타 및 패리티 데이타를 기억하는 데이타 RAM이다. 데이타 RAM(1)에는, CRC연산 회로(도시 안됨)에 의해 에러 검출된 재생 데이타가 기록된다. 이 재생 데이타는 전술한 바와같이 (10×132=1320워드)이다. 각 워드의 에러 검출의 결과를 나타내는 워드 포인터(1비트)가 워드 포인터 RAM(2)에 기록된다. 이들 데이타 RAM(1) 및 워드 포인터 RAM(2)의 어드레스는 어드레스 생성 회로(3)에 의해 생성된다.

데이타 RAM(1)에 기억되어 있는 데이타 및 워드 포인터 메모리(2)에 기억되어 있는 워드 포인터가 스위칭 회로(4)를 거쳐서 정정 회로(5)에 공급된다. P계열의 정정 처리를 행하는 경우에는 워드 포인터 RAM(2)으로부터 P계열의 최초 계열의 9개의 워드 포인터가 판독되고 만약 에러 워드가 1워드의 경우에는 이 에러 워드가 정정 회로(5)에 정정되고, 정정후의 데이타가 데이타 RAM(1)에 기록됨과 동시에 에러 워드의 워드 포인터가 클리어된다. 에러 워드가 없는 경우 및 에러 워드가 2워드 이상의 경우에는 정정 처리가 되지 않는다. 이하에서는 P계열인 132개의 각 계열에 대하여 동일한 처리가 반복된다. Q계열인 132개의 각 계열의 정정 처리도 P계열과 동일하게 행해진다. 정정 회로(5)에 관련하여, 에러 워드가 없을 때 및 1워드의 에러 워드를 정정한때에 정정 완료 펄스를 발생하는 정정 완료 펄스 생성 회로(6)가 배치되어 있다.

제3도에 있어서, (11)은 1비트인 P계열 포인터를 기억하는 P계열 포인터 RAM를 나타내고 (12)는 1비트인 P계열 포인터를 기억하는 Q계열 포인터 RAM를 나타낸다. 이들의 계열 포인터를 기억하는 RAM(11) 및 RAM(12)에는 어드레스 생성 회로(13)로부터 어드레스가 공통으로 공급된다. P계열 및 Q계열의 각각은 132개의 계열을 포함하므로 이들의 RAM(11) 및 RAM(12)은 제1b도에 도시하는 바와같이 132비트의 용량을 갖고 있다. 계열 포인터는 예를들면 “1”(하이레벨)이 그 계열에 에러 워드가 있는 경우를 나타내고 “0”(로우레벨)은 그 계열에 에러 워드가 없는 경우를 나타낸다. 계열 포인터는 모두“1”에 초기 설정되고, 에러 워드가 없는 경우 및 에러 워드가 정정된 경우에 클리어 된다.

P계열 포인터 RAM(11)과 Q계열 포인터 RAM(12)는 스위칭 회로(14)를 거쳐서 포인터 클리어 회로(15) 및 포인터 판별 회로(16)와 접속된다. 포인터 클리어 회로(15)에는 정정 완료 펄스가 공급되고 에러 정정이 실행된 후 에러 워드가 없어진 계열의 포인터는 “0”으로 클리어된다. 포인터 판별 회로(16)는 P계열 포인터 및 Q계열 포인터가 “0”인지 “1”인지를 판별하는 회로이다. 포인터 판별 회로(16)의 판별 결과가 타이밍 생성 회로(7)에 공급된다.

타이밍 생성 회로(7)는 스위칭 회로(4) 및 (14)의 스위칭 동작을 제어하는 타이밍 펄스와 정정 회로(5)의 정정 동작을 제어하는 타이밍 펄스를 생성한다. 정정 동작에 있어서 워드 포인터를 조사할때 및 워드 포인터를 클리어할 때 워드 포인터 RAM(2)과 정정 회로(5)와의 사이는 스위칭 회로(4)에 의해 결합되고, 데이타를 판독할때 및 에러 데이타를 정정후의 데이타로 고쳐 기록할 때에는 데이타 RAM(1)과 정정 회로(5) 사이가 결합된다. P계열의 정정 처리를 행하는 단계에서는 포인터 클리어 회로(15) 및 포인터 판별 회로(16)가 스위칭 회로(4)에 의해 P계열 포인터 RAM(11)에 결합되고 Q계열의 정정 처리를 행하는 단계에서는 Q계열 포인터 RAM(12)이 이들의 회로에 결합된다.

또한, 8밀리 VTR에서는 데이타 RAM(1), 워드 포인터 RAM(2), P계열 포인터 RAM(11)과 Q계열 포인터 RAM(12)이 각각 2조 설치되어 있으며, 한쪽의 조에 의해 재생된 PCM신호의 기록 동작 및 에러 정정 동작이 행해지고 다른쪽의 조에서 정정이 끝난 PCM신호 및 워드 포인터가 읽혀진다.

상술한 본 발명의 한 실시예의 정정 처리 동작을 제4도 및 제5도의 흐름도를 참조하여 설명한다. 제4도는 P계열 또는 Q계열의 제1회째의 정정 처리 동작의 흐름도이며, Y가 긍정, N이 부정을 각각 표시한다. P계열을 예로 제1회째의 정정 처리에 대해서 설명을 한다.

P계열의 각 계열의 번호를 n(0 내지 131)을 0으로 초기 설정한다(단계 1). 이 (n=0)인 계열의 9워드의 워드 포인터가 워드 포인터 RAM(2)으로부터 판독이 된다(단계 2). 정정 회로(5)에 있어서, 에러 워드가 없는가 있는가 조사된다(단계 3). 다음에, 에러 워드가 1개인가를 조사된다(단계 4).

에러 워드가 없는 경우, 에러 정정의 단계(5)가 행해지지 아니하고, P계열 포인터 RAM(11)에 기억되어 있는 (n=0)의 계열 포인터가 정정 완료 펄스에 의해 클리어된다(단계 6). 에러 워드가 1개인 경우, 이 에러 워드가 정정되고(단계 5), 정정후에 발생하는 정정 완료 펄스에 의해 (n=1)의 계열 포인터가 클리어된다(단계 6). 에러 워드가 2개 이상인 경우에는, 정정 처리가 전혀되지 않는다. 상술하는 정정 처리가 종료하면, 계열 번호 n이 (+1)된다. P계열의 각 계열에 대한 정정 처리가 종료하면, 즉, (n=132)로 되면, 제1회째의 P계열의 정정 처리가 종료한다. 제1회째의 Q계열의 정정 처리도 상술하는 P계열에 관한 정정 처리와 동일하다.

제5도는 P계열 또는 Q계열의 제2회째 이후의 정정 처리 동작의 흐름도이다. P계열을 예로 제2회째이후의 정정처리에 대해서 설명을 한다.

이 제2회째 이후의 정정 처리에서는, (n=0)으로 초기 설정하기 위한 단계(1)후에, (n=0)의 P계열 포인터(1 비트)가 P계열 포인터 RAM(11)에서 판독된다(단계 9). P계열 포인터가 “1”인가 아닌가 조사된다(단계 10). P계열 포인터가“1”인 경우, 즉, 이 계열에 에러 워드가 포함되는 경우에는, 워드 포인터의 판독(단계 2) 및 에러 워드가 1개인가 아닌가의 판단(단계 4)이 행해진다. 에러 워드가 1개인 경우에는, 에러가 정정되고(단계 5), 정정후에 발생하는 정정 완료에 의해 (n=1)의 계열 포인터가 클리어된다(단계 6). 에러 워드가 2개 이상인 경우에는, 에러 정정 및 계열 포인터의 클리어의 처리를 하지 않는다.

단계(10)에 있어서, P계열 포인터가 “1”의 경우, 즉, 그 계열에 에러 워드가 없는 경우에는 정정 처리를 행할 필요가 없으므로, 단계 (2), (4), (5), (6)을 스킵하여 단계(7)로 이행한다. 단계(7)에 있어서, (n=132)에 이를때까지, 각 계열의 정정 처리가 차례로 행해진다. 제2회째 이후의 Q계열의 정정 처리도, 상술하는 P계열에 관한 정정 처리와 동일하다.

본 발명은 크로스 인터리브 코드에 한정되지 않고, 데이타의 2차원적 배열의 수직 방향 및 수평 방향의 각각에 에러 정정 코드화를 행하는 적 코드(product code)에 대해서도 적용할 수 있다. 또한, 에러 정정 코드로서 단순 패리티 코드 이외에, 리드-솔로몬 코드(Reed-Solomon code)등의 다른 코드를 이용하여도 좋다.

[발명의 효과]

본 발명에 의하면, 2계열 이상의 정정 계열을 가지고, 각 정정 계열의 정정 처리를 복수회 반복하는 에러 정정 장치에 있어서, 정정을 행할 필요가 전혀 없는 계열인 에러가 없는 계열의 정정 처리를 스킵하므로, 일정 시간내의 각 계열의 정정 처리의 반복 횟수를 종래의 에러 정정 장치에 비해서 증가시킬 수가 있고 그결과, 에러 정정 능력을 향상시킬 수가 있다.

Claims

디지탈 데이타의 2차원적 배열의 서로 다른 제1방향 및 제2방향에 위치하는 상기 디지탈 데이타의 계열에 관하여, 제1 및 제2에러 정정 코드의 코드화가 이루어진 입력 데이타가 공급되고, 상기 제1 및 제2에러 정정 코드에 의해 정정 처리를 교대로 행하도록 한 에러 정정 장치에 있어서, 상기 제1에러 정정 코드의 계열 마다 에러의 유무를 나타내는 제1계열 포인터와 상기 제2에러 정정 코드의 계열 마다 에러의 유무를 나타내는 제2계열 포인터를 기억하는 메모리와, 상기 계열 마다 상기 제1에러 정정 코드 및 상기 제2에러 정정 코드의 처리를 각각 행하기 전에, 상기 제1계열 포인터 및 제2계열 포인터를 상기 메모리로부터 읽어내고, 에러가 없는 상기 계열에 대한 정정 처리를 스킵하는 복호 수단을 구비하는 것을 특징으로 하는 에러 정정 장치.