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KR950007448B1 - 집적회로 메모리 시스템 - Google Patents

집적회로 메모리 시스템 Download PDF

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KR950007448B1
KR950007448B1 KR1019860008153A KR860008153A KR950007448B1 KR 950007448 B1 KR950007448 B1 KR 950007448B1 KR 1019860008153 A KR1019860008153 A KR 1019860008153A KR 860008153 A KR860008153 A KR 860008153A KR 950007448 B1 KR950007448 B1 KR 950007448B1
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KR
South Korea
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address
memory
data
unit
current
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KR1019860008153A
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포엘 죤
Original Assignee
에스지에스-톰슨 마이크로일렉트로닉스 인코포레이티드
덴니스 곤살베스
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Publication date
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Publication of KR870003507A publication Critical patent/KR870003507A/ko
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Abstract

내용 없음.

Description

집적회로 메모리 시스템
제1도는 본 발명에 따라 구성된 메모리의 전체 블록 다이아그램.
제2도는 제1도의 어드레스 계산 모듈을 도시한 도면.
제3도는 제1도의 어드레스 범위 모듈을 도시한 도면.
제4도는 제1도의 데이타 조작 모듈을 도시한 도면.
제5도는 제1도의 데이타 경로 제어기를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
150 : 데이타 경로 제어기 200 : 랜덤 억세스 메모리(RAM)
300 : 어드레스 계산 유니트 400 : 어드레스 범위 유니트
500 : 데이타 조작 유니트
본 발명은 집적 회로 메모리에 관한 것으로 특히, 메모리 유니트내에서 합체된 처리 능력을 갖는 메모리에 관한 것이다.
RAM 상에서의 회로는 디코딩 기능을 실행하는 것은 공지되어 있으며, DRAM 메모리의 경우에는 시스템 프로그래머에게 보이지 않는 자동 리프레쉬 사이클( REFLESH CYCLE)이 제공된다. 종래 기술의 메모리는 메모리 사이클 시간을 최소로 하기 위해 메모리 셀 어레이(memory cell array)에 대해 입력 단자로부터 디코딩 로직까지의 직접 억세스를 제공한다.
본 발명은 메모리 셀 어레이와 같은 동일 칩상에 ALU를 포함하는 제어 유니트를 합체하는 지능 메모리(intelligent memory)에 관한 것이다.
본 발명의 특징은 적어도 한개 처리 유니트(processing unit)를 통해 일련의 억세스 레지서터(acess register)로부터 메모리 어레이까지 데이타 및 어드레스를 통과시키는 데이타 경로를 제공하는 구조에 있는데, 그 결로는 데이타를 처리하지 않는 유한-상태 머신(finite-state machine)에 의해 제어되며, 데이타 경로는 어드레스용의 제1브랜치와 셀에 저장된 데이타용의 제2브랜치(branch)를 갖는다.
본 발명의 다른 특징은 셀 어레이로부터 및 셀 어레이로 모든 기준이 일련의 제어 레지스터를 통해 이루어지는 간접 억세스의 사용에 있다.
본 발명의 또다른 특징은 현재 유용한 데이타와 관련된 어드레스를 운반하는 레지스터(adress register)와 메모리로부터 판독 또는 기입되는 메모리 데이타를 저장하기 위한 데이타 레지스터를 포함하는 일련의 제어 레지스터(control register)를 제공하는 것이다.
본 발명의 또다른 특징은 어드레스의 자옹 인덱싱(automatic indexing)을 제공하도록 어드레스 계산 유니트를 사용하는 것이다.
본 발명의 또다른 특징은 어드레스 범위의 상단 및 하단 경계를 기억하도록 하는 레지스터를 제공하여, 메모리 어레이에 대한 자동적인 경계 체크(bound check)가 가능하도록 한다.
본 발명의 또다른 특징은 랜덤 억세스 메모리(RAM)로 구성된 FIFO 메모리 유니트를 제공하는 메모리 제어 순서에 있다.
본 발명의 또다른 특징은 RAM을 LIFO(스택) 메모리 유닛으로 프로그램 가능하도록 변환하는 것이다.
본 발명의 또다른 특징은 전술된 규칙에 따라 메모리내에 저장된 데이타의 변경에 대한 자동적인 순서를 제공하는 것이다.
본 발명의 또다른 특징은 메모리 어레이내에 자동 탐색을 제공하여, 내용-어드레스-가능한 메모리를 제공하는 것이다.
본 발명의 또다른 특징은 간접 어드레싱을 포함하는 데이타 추출을 보조하는 하드웨어에 의하여 시스템 CPU를 이용할 수 있는 것보다 더 큰 부가적인 어드레스 공간을 제공하는 것이다.
이하, 본 발명은 첨부된 도면을 참조하여 더욱 상세히 기술될 것이다.
제1도를 참조하면, 스태틱 또는 다이나믹 메모리 셀과 연관 디코더를 포함하는 랜덤 억세스 메모리(RAM)(200), 데이타와 어드레스가 통과하는 억세스 레지스터 유닛(100), RAM(200)과 어드레스 계산 유니트(300), 어드레스 범위 유니트(400) 및 데이타 조작 유니트(500)를 포함하는 연관 회로 사이의 데이타 전송을 제어하는 데이타 경로 제어기(150)를 구비하는 전체 메모리 시스템(Programmable access memory 또는 PAM이라 명칭됨)을 도시한다. 대부분의 많은 모드의 시스템 동작에서, 어드레스 및 데이타는 표준 RAM에서와 같이 RAM(200)으로부터의 출입이 간단하지는 않지만, 연관 유니트중의 하나에서 조정되거나 체크된다.
세가지 세트의 입력/출력선을 우선 고려하는 것이 편리하다 : 16-비트 데이타/어드레스 버스(10)는 나중에 서술되는 일련의 억세스 래지스터(100)를 억세스한다. 4-비트 버스(20)는 억세스 레지스터 유니트(100)내에서 16-개 억세스 레지스터중 한개 또는 그 이상을 지정하도록 사용되며 ; 일련의 외부 제어선(30)은 외부 제어 신호를 수신하거나 확인(acknowledge)하도록 사용된다. 버스(20)는 외부 제어 신호에 응답하며 억세스 레지스터(100) 및 외부 세계로까지 기입 및 판독을 조정하는 자기-시간 지정 제어기인 억세스 레지스터 제어기(120)로 들어간다. 인에이블, 확인, 기록, 판독 및 다른 표준 기능을 하는 제어 신호는 버스(30)로 들어가며 제어기(120)는 래치 입력 데이타를 발생시키며; 출력 데이타를 방출시키며; 다른 유니트로 제어 신호를 전달한다.
메모리 시스템내의 데이타 제어 경로는 나중에 서술될 표준 중앙 처리 유니트보다 덜 복잡한 단순화된 제한 상태 기계인 데이타 경로 제어기(150)에 의해 이루어진다. 시스템이 작동 모드는 억세스 레지스터 유니트(100)내에서 제어기(150)로 MODE 레지스터의 내용을 전송함에 의해 때때로 변경되거나 결정된다. 레지스터의 내용은 다른 것들중, 제어기 유니트배의 마이크로코드 메모리의 서브 루틴 시작점을 지정한다. 여러 버스를 따라 별개의 유니트로 가거나 오는 다른 정보와 MODE 레지스터 내용의 전송 및 데이타 경로에 대한 제어는 번호(50)로 지적되는 일련의 제어선에 의해 데이타 경로 콘트롤러(150)의 제어하에 성취된다. 제어선의 일부는 모든 논리 유니트로 들어간다.
데이타, 어드레스 및 일부 제어 신호는 버스(40)를 따라 어드레스 계산 유닛(300)으로 전달되며 그 다음에 다른 유니트로 전달된다. 단일 버스가 사용될 수도 있지만, 데이타 효율이 떨어진다.
어드레스 디코우더를 포함하며 표준 RAM 제어기(220)(제어기(220)는 포스와 할랜드의 ″단일 트랜지스터 셀 MOS RAM용의 주변회로″에서 발표된 것과 같은 그 실에 숙련된자에게 공지된 표준 장치이다)로 제어되는 표준 메모리셀 어레이 유니트(200)는 다수의 전문화된 메모리 유니트로 가장되도록 다른 유니트에 주문에 의해 만들어지는 기본 유니트이다.
세개의 전문화된 유니트는 메모리 시스템의 특정 작용의 일부를 실행하도록 사용된다. 어드레스 계산 유니트(300)는 어드레스를 계산하도록 덧셈, 뺄셈 및 비교 작용을 갖는 전문화된 ALU를 포함하며 FIFO, LIFO 및 직접 어드레싱 모드와 같은 발명의 다양한 모드로 사용된다. 버스(42)상의 어드레스가 유니트(300)에 의해 계산되던가 또는 한 세트의 억세스 레지스터 유니트(100)내에서 어드레서 억세스 레지스터로부터 오던간에 지정된 경계 범위내에 놓여있다면, 어드레스 범위 유니트(400)는 체크하도록 사용된다. 상기 유니트는 범위를 지정한 메모리 어드레스 외부에 기입 및 판독을 막기 위해 편리하게 사용될 수 있다. 한번의 사용으로 RAM(200)내에서 명령으로부터 데이타가 분리되며, 전체 시스템의 외부 중앙 처리 장치가 명령 저장 셀내로 기록되도록 시도됐다면 에러 신호를 발생하도록 한다. 또다른 작용은 리얼타임 어레이 바운드 체킹을 하도록 한다. 마지막 유니트인 데이타 조작 유니트(500)는 아래에 서술된 바와 같이 RAM(200)내의 데이타가 소정의 선택된 처리 작용을 실행하도록 사용된다. 실시예와 같이, 데이타의 특정한 패턴이 발견될 때까지 RAM(200)이 탐색되는 자동 탐색 모드에서 본 발명이 사용될 수 있다.
비록 본 발명이 메모리 유니트와 연관된 뛰어난 기능을 요구하는 소정의 전문화된 작용을 제공하도록 할지라도 보통 메모리 판독 사이클로부터 시작되도록 설명하는 것이 편리하다. 그러한 경우에 있어서, 억세스 레지스터 유니트(100)내의 억세스 레지스터가 버스(10)에 접속되는 것에 응답하여, 작동 모드는 버스(20)를 따라 4-비트 어드레스를 보냄으로 해서 미리 지정된다. 다음에 16-비트 데이터 어드레스는 시스템 CPU에 의해 버스(10)상에 놓여지며 모드 레지스터로 실리게 된다. 이러한 과정은 억세스 제어기(120)에 의해 제어된다. 그대신에 모드 어드레스는 억세스 레지스터 유닛(100)내에 저장될 수 있다. 제어 회로망내에 포함된 제어선은 다음의 순차가 시작되는 서브 루틴으로 유니트(150)내의 마이크로코드를 분지하도록 발생시키는 모드 레지스터의 내용을 억세스하기 위해 데이타 경로 제어기(50)를 유도한다.
표준 판독 기능은 시스템 CPU에 의해 시작되거나, 또는 유니트(100)내의 메모리 어드레스 레지스터(MAR)의 4-비트 어드레스를 억세스 레지스터 제어기(120)로 보내는 다른 장치에 의해 시작되며, 또한 버스(10)상에서 판독되는 데이타의 16-비트 어드레스를 놓음으로 해서 시작된다. 억세스 레지스터 제어기(120)의 제어하에 유니트(100)는 버스(10) 및 메모리 어드레스 레지스터간의 경로를 개방하며, 그 레지스터내로 어드레스를 기입한다. 그다음에, 데이타 경로 제어기(150)로 어드레스를 어드레스 계산 유니트(300)로 전달하며, 이경우에 있어서 허용 범위내에 놓인 어드레스를 체크하는 어드레스 범이 유니트(400)로 어드레스를 전달한다. 상기 유니트(400)는 특정 셀 메모리 어드레스를 억세스하도록 표준 디코우딩 작용을 다루는 RAM 유니트(200)로 어드레스를 전달한다. 버스(46)상에 놓인 어드레스에 의해 셀의 내용은 지정되며 ; 데이타 조작 유니트(500)로 전달되며, 유니트(100)내의 메모리 데이타 레지스터(MDR)에 기입된다. 그리고, 억세스 제어기(120)는 버스(30)를 따라 제어 신호를 어드레스 레지스터에서 유용한 데이타를 지적하는 CPU로 보내며, CPU로부터 온 판독 신호에 응답하여, 버스(10)상의 메모리 데이타 레지스터의 내용을 놓게 된다.
이 단계의 순차가 비-능률 메모리에서 표준 메모리 판독 순차보다 상당히 더 길다는 것은 기술분야에 숙련된자에게는 명백한 사실이다. 특히, 버스(10)상의 16-비트 메모리 어드레스에 부가하여 MAR의 4-비트 어드레스를 억세스 제어기(120)로 보내는 여분의 단계가 있다. 비록 때때로 이런 방법으로 메모리를 사용하는 시스테 설계에는 편리할지라도, 메모리 유나트가 표준 판독 및 기입 모드에는 그리 사용되지는 않는다. 흔히, 성취되는 작동의 전체 시간은 시스템 버스를 따라 CPU를 억세스함이 없이, 그 자체내에서 부기 및 제어를 하도록 메몰를 인가함으로 해서 근본적으로 감소된다. 이들 전문화된 메모리 작용은 다음에 서술된다.
작동모드
1. 보호 억세스 모드 :
억세스 레지스터 유니트(100)내의 레지스터중의 두 레지스터는 RMA(200)의 어드레스 공간내의 영역을 규정하는 시작(start) 및 정지(stop) 레지스터를 포함한다. 메모리 억세스는 이들 경계밖으로 어드레스되도록 허용되지 않는다. 이 특징은 프로그래머가 메모리 어레이의 범위밖의 데이타를 판독 또는 기입하도록 시도하지 않는 것을 자동 체크하기 위해 사용될 수 있다.
2. 순차 억세스 모드(순환 버퍼) :
일련의 시작 및 정지 레지스터는 순환 버퍼로서 설정되는 FIFO(선입선출) 버퍼용으로 사용되는 RAM(200)의 어드레스 공간내의 영역이 경계를 규정한다. 부가적인 레지스터 IN PTR 및 OUT PTR은 다음의 기입 및 판독 어드레스를 각각 지적한다. 부가적인 레지스터 IN INCR 및 OUT INCR은 기록 및 판독을 위해 자동 증가되는 양을 규정한다. 상기 마지막 특징은 기록이 여러 워드로 되는 데이타 베이스 응응에서 유용하다. 데이타는 억세스 레지스터 유닛(100)내의 억세스 레지스터 어레이에서 데이타 레지스터에 기입되며 자동적으로 IN PRT 레지스터에 의해 지적된 버퍼내의 다음의 유용한 공간으로 전달된다.
어드레스 계산 유니트(300)내의 단순한 논리 비교는 표준 페스트를 제공하고 이것은 데이타가 충만된 버퍼로 기입되거나 데이타가 빈 버퍼로부터 판독되지 못하도록 한다. 적당한 에러 플래그(error flage)는 유니트(100)내의 상태 레지스터내에서 세트된다.
FIFO 모드는 하드웨어 구성을 사용자가 볼 수 없는 것과 같은 방법으로 데이타 처리를 수행하는 하드웨어 장치 또는 시스템인 데이타 추출을 보조하는 하드웨어의 한 예이다.
전체 시스템에서 사용되는 버스가 시스템 동작에서 표준인 자동 동작을 인가한다면, 이 특징은 I/O 장치로부터 시스템 CPU를 통하지 않고 RAM으로 직접 메모리 억세스와 같은 외부 시스템 버스를 나누는 두 장치 사이에서 단순히 빠른 통신이 인가된다는 것을 주목하자.
3. LIFO 모드(스택 동작) :
억세스 레지스터 유니트(100)내의 레지스터는 스택을 수행하기 위해 요구되는 레지스터로서 사용되며 ; 즉 스택 포인터, 개시 어드레스 및 오프셋 레지스터이다. 스택은 표준 PUSH 및 POP 기능을 하여 보충되는데, 이는 요구된 만큼 스택 포인터를 자동적으로 증가 및 감소하도록 어드레스 계산 유니트(300)를 이용한다.
스택 오프셋 동작은 베이스 레지스터와 오프셋 레지스터를 합하여 지적된 RAM 어드레스의 메모리 데이타 레지스터에 데이타를 저장하기 위해 사용될 수 있다. 유사하게 데이타는 베이스와 오프셋을 더한 합계에 대응하는 RAM 어드레스의 판독이다.
4. 기능적 억세스(functional access)
판독 동작 이전 또는 이후의 어느 메모리 억세스 상에서 데이타의 변경은 상기 비결에 따라 수행될 수 있다. 예로써, 비트 패턴은 억세스 레지스터 유니트( 100)내의 레지스터(기능)에 저장될 수 있다. RAM으로부터 온 데이타는 입력 데이타 또는 저장 패턴을 갖는 NAND 기능, OR 기능 등에 의해 논리적으로 처리될 수 있다. 또한, 그 데이타는 상수, 변수 또는 선행 데이타와의 덧셈 같은 것으로서, 더욱 복잡한 동작을 받는다.
5. 패턴 채우기
이것은 선행 함수 억세스의 특별한 경우이다. RAM(200)내에 어드레스 범위는 완성 신호가 억세스 제어기(120)에 의해 전송된 이후 지정된 기능 및 패턴으로 채워진다. 그 패턴은 어드레스 범위내에서 일정할 수도 변할수도 있다.
6. 바른 데이타 전송
RAM(200)내의 한 어드레스 범위의 내용을 RAM(200)내의 다른 어드레스 범위로 복제한다. 레지스터는 소스의 개시 및 길이 목적지의 개시를 저장한다. 이것은 때때로 비트 브리트(blit) 또는 블록 전달이라 불린다.
7. 패턴 발견
어떤 어드레스 범위에서 16-비트 패턴의 발생을 찾아낸다. 이것은 가능한 억세스인 모드 번호(4)의 기입 동작으로서, 동일 레지스터 및 논리를 사용한다. 이 동작 모드는 데이타 베이스 조작에서 유용하다.
8. 패턴 발견 및 채우기 :
이 모드에 있어서 RAM(200)의 영역은 소정의 패턴이 도달될 때까지 상술된 기능에 따라 변경된다.
PAM의 구성의 중요한 특징은 어드레스(데이타의 다른 형태로서 이 응용의 목적을 위해 간주되는)용의 분리 경로를 제공하는 버스 사이에 위치하며, 메모리 어레이(메모리 데이타)내에 저장된 데이타 및 어드레스 데이타로서 언급되는 노리 모듀율 및 버스(40, 72, 44 및 40, 46)의 세트를 의미하는 용어인 ″데이타 경로″이다. 상술된 기능이 프로그램된 단일-칩 컴퓨터에 의해 실행된다면, 그 어드레스는 입력 레지스터로부터 CPU까지 그리고 메모리까지 전달되며, 유니트(300), (400) 및 (500)의 각각의 기능은 메모리로부터 CPU까지 및 거꾸로 다시 적어도 한번의 전송을 요구한다. PAM에서, ″지능″은 데이타 및 어드레스를 취급하지 않는 데이타 경로 제어기에 있다. 모든 비교, 덧셈 또는 다른 논리적 작동은 데이타 경로 제어기 외부 및 데이타 경로에 위치한 유니트에서 행해진다.
다음의 예는 본 발명의 대체적인 실시예를 사용하여 쓸 수 있는 시스템 구성 및 용도의 일부를 설명하는 것이다.
1. 본 발명의 실시예는 주메모리가 필요한 영역을 수용하도록 충분한 어드레스 공간을 갖지 못하는 곳의 메모리 연장으로서 사용될 수 있다. 이경우에 있어서, PAM 모드는 표준 억세스 모드로 적용된다. 메모리 데이타 레지스터는 그 어드레스의 내용을 받게 된다. 이것은 PAM의 견지에서는 보통의 판독 동작이지만, 주 컴퓨터에서는 PAM에 의해 채택된 메모리 어드레스만이 4-비트 버스(20)에 의해 요구된 16위치이다. 버스(20)의 4-비트는 유니트(100)내에서 16 억세스 레지스터와 대응한다. 그리하여, 하나 또는 그이상의 PAM은 주 컴퓨터에 부착될 수 있으며, 각 PAM은 64K의 어드레스 범위를 갖고 있으나, 주 물리적 메모리의 16워드만을 채택한다. 이것을 ″가상 메모리″ 또는 ″간접 메모리″라 불리운다.
어드레스 연장으로서의 PAM의 사용은 특별한 목적 하드웨어에 의해 향상되는 어느 소프트웨어 데이타 구조에 언급되는 용어인 데이타 추출을 보조하는 하드웨어에서 사용될 수 있다.
FIFO로서 PAM을 사용하기 위해 시스템 사용자는 다음과 같이 한다.
(1) FIFO 모드 번호를 모드 레지스터에 싣는다.
(2) 사용 예정인 순환 버퍼의 한계를 갖는 개시 및 정지 레지스터를 준비한다.
(3) IN PTR 및 OUT PTR을 동일한 번호(이상적으로 ″0″로 개시한다. 이것은 버퍼가 초기에 비도록한다.
(4) 데이타 전송을 시작한다.
a. 판독은 다음에 의해 이루어진다.
i. 버퍼가 공백되어 있지 않는 것을 확인하도록 상태 레지스터를 체크한다.
ii. MDR로부터 판독한다.
b. 기입은 다음에 의해 이루어진다.
i. 버퍼가 충만되지 않은 것을 확인하도록 상태 레지스터를 체크한다.
ii. MDR에 기입한다.
PAM은 정확한 어드레스에 데이타를 저장하거나, 또는 그곳으로부터 온 데이타를 갖게 되며 MDR과 통합된다.
2. 탐지하기 위한 애용 어드레스 가능 메모리 데이타 베이스는 기록의 어레이로서 저장된다. 그 베이스는 기록중에 한번이 엔트리(entry)에서 소정의 패턴을 찾음으로 해서 탐지될 수 있으며, 또는 레코드내에서 한번 또는 그 이상의 엔트리상에서 시험을 작동함으로써, 레코드 또는 그 시험을 만족시키는 레코드를 수신함으로서 탐색될 수 있다.
제1예로써, 데이타 베이스는 인사 기록이 가능하며 탐색 꼬리표는 고용인의 식별 번호가 될 수 있다. 그런 경우에 있어서, 패턴 발견 동작모드 번호 7은 레지스터(100)의 한곳에 저장된 ID 번호가 되는 패턴과 함께 사용될 수 있다. RAM 유니트의 내용은 패턴이 발견될 때까지 탐색되며, 패턴이 주컴퓨터로 출력되는 것과 연관된 기록이 탐색된다. 탐색이 PAM 그 자체로서 이루어지기 때문에 그 작동은 마이크로프로세서에 의해 이루어지는 것보다 두세배 더 빨리 가동되는데, 그 이유는 태그(tag) 엔트리의 기록내의 위치 및 제한된 레코드의 길이로 일단 그 과정이 준비되기 때문이며, 주 마이크로 프로세서의 유일한 동작은 탐색되는 ID 번호를 PAM에 전달하게 된다. 주 마이크로프로세서 각각의 레코드에서 버스 억세스를 가져오도록 수행할 필요가 없으며, 또한 비교가 되므로 버스 억세스 시간의 절약은 상당히 빠른 작동이 될 것이다.
그 기술에 숙련된자는 본 발명은 사용하는 많은 별개의 시스템을 보충할 수 있다. 본 발명의 특히, 유익한 특징은 외부 버스를 포함시키지 않고도 PAM 내에서 단순 탐색 및 시험의 결과로서 발생하는 총 작동 시간의 감소이다.
더 큰 데이타 베이스로의 본 발명의 연장은 둘 또는 그 이상의 PAM이 동일한 실험으로 큰 데이타 베이스를 찾도록 동시에 작동될 수 있는 부가적인 장점이 귀결된다. 시험을 만족시킨 기록은 표준 인터럽트 과정을 사용하는 주 CPM으로 보내질 수 있다.
상대적으로 작은 데이타 베이스 또는 메모리의 작은 영역을 위해 본 발명의 또다른 장점은 동일 RAM 유니트(200)가 연속적으로 둘 또는 그 이상의 모드에서 사용될 수 있다는 것이다. 즉, RAM은 FIFO 또는 스택으로 사용될 수 있으며, 동작 모드 단순 기입에 의해 요구된 것으로서, 정확한 제어 코드의 특별 목적 모드 레지스터로 변경된다. 선행 동작 실행할 유니트(100)용의 일련의 레지스터는 대체적인 모드에서 레지스터의 별개의 기능을 지적하는 괄호가 있는 테이블 I에서 주어진다. 그 기술에 숙련된 사음들은 다른 전문화된 기능을 성취하기 위해 부가적인 레지스터를 쉽게 더할 수 있을 것이다. 테이블 I의 12개 레지스터는 부가적인 네개의 레지스터가 추가될 수 있으며, 4-비트 버스(20)에 의해 어드레스될 수 있다. 그 기술에 숙련된자는 부가적인 전문화된 기능을 성취하기 위해 예증의 동작 모드 및 레지스터 구성을 쉽게 보충할 수 있다.
이제 제2도를 참조하면, 어드레스 계산 모듀율(300)의 간단한 실시예가 도시된다. 모듀율의 심장부는 ALU(310)이며, 간단한 ALU는 덧셈, 뺄셈 및 동일 기능을 갖는다. 그 기술에 숙련된 사람들은 이들 기능을 수행하도록 많은 ALU를 쉽게 고안할 수 있다. ALU 설계는 1984년 워드 등의 ″계산구조″에서 나와 있다. 두 입력, 멀티플렉서(312) 및 (314)는 유니트(100)내의 레지스터의 내용을 ALU(3)으로 이송한다. 임시 레지스터(315)는 복잡한 어드레스 계산용으로 사용한다. 상술된 바와 같이, 어드레스 계산 모듀율의 기능은 포인터 또는 다른 간접 어드레싱 기능을 사용하는 동작 모드를 위해 현행 어드레스를 계산한다. 임시 레지스터(320)는 ALU(310)의 출력을 래치(latch)하며 레지스터(320)의 내용을 버스(42)를 따라 어드레스 범위 모듀율(400)로 이송되며, 또는 게이트(324)를 통해 어드레스 계산의 결과로서 갱신될 다양한 레지스터인 억세스 레지스터(100)로 이동한다. 버스는 한 레지스터 또는 다른 레지스터를 갖는 모듀율에 직접 접속되는 버스를 공용으로 제공한다. 멀트플렉서(314)까지의 로우 사이즈(Row Size) 입력선은 상수 입력을 운반하며 자동 리프레쉬가 요구되는 경우의 열 계수 레지스터를 증가시키기 위해 사용된다. RAM(200)이 스태틱이면 리프레쉬는 필요하지 않다. 이 장치는 ALU 오버플로우 또는 언더플로우 또는(특별한 경우의) 열번호 오버플로우 또는 언더플로우를 체크한다. 이것은 RAM 어드레스가 변경되도록 필요하거나, 또는 쓸모없을 때를 말한다. 출력 신호는 제어 회로망(50)의 부분으로서 선(51) 및 (52)상의 제어기(150)로 보내진다.
제3도를 참조하면, 어드레스 범위 유닛(400)의 실시예가 도시된다. 논리 기능은 억세스 레지스터 유니트(100)내에서 버스(408)상의 메모리 어드레스 레지스터로부터 또는 버스(406)상의 어드레스 계산 유닛(300)의 출력으로부터 오는 어드레스 신호를 실행한다. 이들 어드레스중의 하나는 멀티플렉서(410)를 통과하며 세 별개의 16-비트 오진 비교기(420, 430 또는 440)로 입력된다. 선(424) 및 (434)상의 언더플로우 및 오버플로우 신호는 선(422)상의 개시 어드레스 또는 선(432)상의 정지(또는 오프셋) 어드레스를 갖는 현행 어드레스의 비교에 의해 유도된다. 이들 두 어드레스는 억세스 레지스터 유니트(100)내의 레지스터로부터 온다. 제3비교는 FIFO 버퍼를 위해 공백 충만의 표시이다. 이것은 현행 어드레스를 비교하기 위해 멀티프렉서(450)에 의해 선택된 것중의 하나인 IN PTR 또는 OUT PTR과 비교하여 산출된다. 제3멀티플렉서(460)는 선(406)(MAR로부터) 또는 (408)(어드레스 계산 모듀율(300)으로부터)상의 어드레스중 하나를 위하며 그것을 RAM(200)으로 이송한다. 데이타 경로 제어기(150)에 의해 게이트된 분리 멀티플렉서를 갖는 점은 사후-증가 또는 감소 또는 사후-증가 또는 감소가 시스템 설계자의 선택에 따라 달성된다는 것이다.
제4도는 제2도의 내용의 개략적 유사한 데이타 조작 유닛(500)의 실시예를 도시한다. 논리 기능의 충만한 범위를 갖고 있으며, 또한 덧셈 및 뺄셈을 포함하는 산술 기능을 갖고 있는 더욱 복잡한 ALU(510)는 RAM(200)으로부터 버스(46)를 따라 데이타를 받아들이며 또한, 억세스 레지스터 유니트(100)로부터 멀티플랙서(512)를 통해 패턴 레지스터 또는 메모리 데이타 레지스터의 내용을 받아들인다. 유니트(100)내의 기능 레지스터로부터 온 입력선(506)은 ALU 내의 마이크로 코드 서브 루틴이 비교 또는 계산을 수행하도록 사용될 것을 상술한다. 임시 레지스터(520)는 버스(46)를 통해 RAM(200)으로 복귀되거나, 또는 게이트(524)를 통해 버스(40)로 복귀된 결과를 저장한다.
제5도는 데이타 경로 제어기(150)의 간단한 다이아그램을 도시한다. 제어선 회로망(50)으로부터의 제어입력은 OR 회로(502)로 들어가며, PAM 제어기를 주기계로부터의 입력과 동기화하는 동기 장치(530)를 통해 지나가는 모드 신호를 받아들이는 멀티플렉서(540)를 지나간다. 이것은 PAM이 클럭과 주기계가 함께 하지 않는다면 필요하다. 모드값의 기능은 실행되는 특정 서브 루틴에 대한 마이크로-RAM의 시작점을 상술한다. 데이타 경로 제어기(150)가 동작하는 제어하에 서브 루틴은 기억된 프로그램이다. 마이크로-명령 레지스터(1520)는 6032 기계장치를 서술한 1983년 MIT의 워드 & 할스테드의 ″계산 구조″에서 설명된 바와 같은 것으로서, 이기술에 숙련된 자에게 공지된 통상의 유니트이다. 또다른 예는 디지탈 장비 회사의 LSI-11이 있다.
이 기술에 숙련된자라면 제5도의 제한 상태가 기계내의 별개의 마이크로 코드가 일부 특정한 응용을 수행하도록 번용 RAM을 변경시키는 본 발명의 변형된 실시예를 쉽게 구성할 수 있을 것이다.
더욱 큰 명료성을 제공하기 위하여 도면이 그려졌으며 사실상 개략적인 도면이다. 예를 들어, 제한이 없다면, 둘 또는 그 이상의 제어기는 동작을 제어하는 마이크로코드를 제외하고는 물리적으로 동일할 수 있다. 유사하게, 유니트간의 실제적인 배선 경로는 공통 버스 또는 직선 회로망일 수 있다. RAM(200)은 스태틱 또는 다이나믹이드지, 양극성 또는 MOS일 수 있다.
억세스 레지스터 유닛내의 억세스 레지스터(100)는 사실상 일반적인 것으로서 이해되고자 한다. 하드-와이어드 전압 레벨, 외부 회로에 의해 유지되는 핀 또는 EPROM 회로를 포함하는 데이타를 보유할 회로는 어떠한 형태도 가능하다.
[표 1]
Figure kpo00001

Claims (21)

  1. 메모리셀의 어레이(200)와, 메모리 어드레스에 응답하여 상기 어레이(200)내에 적어도 하나의 선택된 셀을 억세스하는 어드레스 디코더와 ; 메모리 어드레스 데이타와 메모리 데이타를 기억하기 위한 한 세트의 억세스 레지스터(access registers : 100)와 ; 외부 제어신호(30)에 응답하여 한 세트의 억세스 레지스터(100)를 제어하는 프로그램된 억세스 레지스터 제어기(120) 및 ; 상기 세트의 억세스 레지스터(100)에 메모리 셀 어레이를 접속하는 한 세트의 전도체(50)를 구비하여, 단이 칩상에 적어도 한개의 제어 유닛을 갖는 집적 회로 메모리 시스템에 있어서, 적어도 하나의 모드 파라미터(mode parameter)와 제어 파라미터를 기억하는 상기 세트(100)내의 적어도 하나의 억세스 레지스터와, 입력 기준 신호(10)로부터 현행 메모리 어드레스를 발생하고 상기 세트의 억세스 레지스터(100)와 메모리 셀 어레이(200) 사이에 어드레스 데이타 경로(40, 42, 44)로 접속되어 상기 어드레스 디코더에 상기 현행 메모리 어드레스를 인가하는 어드레스 계산 유닛(300)으로, 연속적인 데이타가 기억되는 것처럼 소정의 어드레스 범위를 통해 현재의 어드레스를 자동적으로 증가시킬 수 있고 상기 소정의 어드레스 범위내의 데이타 블럭이 반복된 어드레스 입력없이 기억되는 어드레스 계산 유닛 및 ; 상기 메모리 셀 어레이(200)가 적어도 두가지 다른 유형의 메모리 처럼 논리적으로 이루어지고, 상기 세트의 억세스 레지스터(100)에 기억된 적어도 하나의 모드 파라미터에 의해 명시된 적어도 두가지 다른 메모리 모드중 선택된 하나로 동작하는 상기 세트의 전도체(50)와 상기 어드레스 계산 유닛(300)을 연결하고 기억된 프로그램 제어(1510, 1520)하에 제어하는 데이타 경로 제어기(150)를 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  2. 제1항에 있어서, 상기 어드레스 계산 유닛(300)는 시작 어드레스의 작동으로 인하여 데이타를 기억하기 위한 현행 어드레스를 발생시키며 상기 현행 어드레스는 기입 포인터 레지스터(WRITE pointer register)에 기억되는 것을 특징으로 하는 집적 회로 메모리 시스템.
  3. 제2항에 있어서, 상기 어드레스 계산 유닛(300)은 상기 메모리 시스템으로 구현된 FIFO 메모리 구조에 대해 현행 어드레스를 발생시키기 위한 산술 논이 유닛(310)과 레지스터(320)를 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  4. 제2항에 있어서, 상기 어드레스 계산 유닛(300)은 상기 메모리 시스템에서 구현된 LIFO 메모리 구조에 대해 현행 어드레스를 발생시키기 위한 산술 논리 유닛(310)과 레지스터(320)를 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  5. 제1항에 있어서, 상기 데이타 경로 제어기에 의해 기억된 프로그램 제어하에서 제어된 소정의 데이타 전달 순서 동안에, 상기 어드레스 계산 유닛(300)은 제1어드레스 범위내에 일련의 판독 어드레스와 제2어드레스 범위내에 일련의 기입 어드레스를 발생하기 위한 산술 논리 유닛(310)과 레지스터(320)를 구비하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  6. 제1항에 있어서, 메모리 어드레스 레지스터(320)에 대한 현행 값을 계산하기 위한 소정의 모드로 상기 어드레스 계산 유닛(300)을 작동시키도록 상기 데이나 경로 제어기(150)내에 기억된 프로그램(1510)을 선택하기 위해 상기 프로그램된 억세스 레지스터 제어기(120)는 소정 패턴의 모드 제어 신호에 응답하며, 상기 데이타 경로 제어기(150)에서 상기 기억된 프로그램(1510)내에 선택된 명령의 순서를 시작하기 위해 상기 프로그램된 억세스 레지스터 제어기(120)가 외부 제어 신호(30)에 응답하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  7. 적어도 하나의 제어 유닛을 갖는 단일 칩상의 집적 회로 메모리 시스템에 있어서, 메모리 셀 어레이(200)와, 메모리 어드레스에 응답하여 상기 어레이(200)내에 적어도 하나의 선택된 셀을 억세스하는 어드레스 디코더와, 메모리 어드레스, 메모리 데이타, 모드 및 제어 파라미터를 기억하기 위해 적어도 하나의 입력/출력 단자에 접속된 한 세트의 억세스 레지스터(100)와, 한 세트의 억세스 레지스터(100)에 메모리 셀어레이를 접속하는 한 세트의 전도체(50)와, 입력 신호에 응답하여 현재 메모리 어드레스상의 논리 동작을 실행하기 위해 상기 세트의 억세스 레지스터와 상기 메모리셀 어레이 사이에 연결된 어드레스 범위 유닛으로, 상기 현행 어드레스가 허용 범위내에 있는지를 결정하기 이해 현행 메모리 어드레스와 적어도 하나의 기준 어드레스를 비교할 수 있는 어드레스 범위 유닛(400)과, 상기 세트의 억세스 레지스터에 기억된 적어도 하나의 모드 파라미터(mode parameter)에 의해 지정된 적어도 2개의 다른 메모리 동작 모드중 선택된 하나로 상기 세트의 전도체(50)와 상기 어드레스 범위 유닛을 제어하기 위한 데이타 경로 제어기를 구비하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  8. 제7항에 있어서, 상기 적어도 두개의 메모리 모드는 상기 메모리 시스템이 상기 세트의 억세스 레지스터내에서 스택 포인터(stack pointer), 시작 어드레스 및 데이타 레지스터를 갖고 있는 LIFO 스택 역할을 하는 스택 모드(stack mode)를 포함하며, 상기 스택 포인터의 현행 값이 상기 데이타 경로 제어기의 제어하에 어드레스 계산 유닛(300)에 의해 계산되는 것을 특징으로 하는 집적 회로 메모리 시스템.
  9. 제7항에 있어서, 상기 어드레스 범위 유닛(400)은 상기 현행 어드레스가 허용 범위내에 있는 경우를 결정하기 위해 현행 메모리 어드레스와 상부 기준 어드레스 및 하부 기준 어드레스를 비교하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  10. 제7항에 있어서, 상기 어드레스 범위 유닛(400)은 상기 현행 어드레스가 허용 범위내에 있는지를 결정하기 위해 현행 메모리 어드레스와 적어도 하나의 기준 어드레스를 비교하고, 상기 현행 어드레스가 상기 어드레스 범위의 상부 경계보다 크다면, 상기 어드레스 범위 유닛(400)은 상기 메모리 시스템이 원형 버퍼(circular buffer)로서의 역할을 하도록 현행 어드레스를 소정의 하부 경계 어드레스와 대체하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  11. 제7항에 있어서, 상기 어드레스 범위 유닛(400)은 상기 현행 어드레스가 허용 범위내에 있는지를 결정하기 위해 현행 메모리 어드레스와 적어도 하나의 어드레스를 비교하며, 상기 현행 어드레스가 상기 어드레스 범위의 하부 경계보다 더 작다면, 상기 어드레스 범위 유닛(400)은 상기 메모리 시스템이 원형 버퍼로서의 역할을 하도록 현행 어드레스를 소정의 상부 경계 어드레스와 대체하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  12. 집적 회로 메모리 시스템에 있어서, 메모리 어드레스, 메모리 데이타 및 제어 파리미터를 기억하기 위한 한 세트의 억세스 레지스터(100)와, 메모리 셀 어레이(200)를 포함하고 그롭터 접속된 어드레스 디코더를 가지며 상기 디코더 및 메모리 어레이에 결합되어 제어하는 RAM 제어기(220)를 포함하는 메모리 유닛과, 모드 제어 파라미터(530)를 포함하는 한 세트의 파라미터에 응답하여, 상기 세트의 억세스 레지스터(100)로부터 상기 메모리 유닛(200)의 상기 어드레스 디코더까지의 메모리 어드레스를 전달하기 위한 제1데이타 경로(40, 42, 44)롸, 상기 세트의 레지스터 억세스(100)와 메모리 유닛(200)로/로부터 메모리 데이타를 통과시키기 위한 제2데이타 경로(46, 40)의 동작을 제어하는 데이타 경로 제어기(150)로서, 기억된 프로그램(1520)과 한 세트의 전도체(50)를 포함하며 상기 제1 및 제2데이타 통로를 제어하는 데이타 경로 제어기(50)와, 상기 제2데이타 경로(46, 40)상에 위치하고 상기 세트의 억세스 레지스터와 상기 메모리 유닛 사이에 연결되어 기억된 프로그램 제어(1510)하에 상기 세트의 억세스 레지스터와 상기 메모리 유닛 사이를 통과하는 데이타를 선택적으로 조작하고, 변경하고 식별하는 데이타 조작 유닛(500)으로서, 상기 통과하는 데이타는 논리적으로 동작시키므로서 상기 세트의 억세스 레지스터와 상기 메모리 유닛 사이의 상기 제2데이타 경로(46, 40)를 통과하는 데이타를 변경하는 데이타 조작 유닛(500)을 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  13. 제12항에 있어서, 상기 데이타 조자 유닛은 상기 통과 데이타와 소정 세트의 수정 데이타를 사용하여 논리 동작을 수행하므로서 상기 세트의 억세스 레지스터와 상기 메모리 유닛 사이의 상기 제2데이타 경로를 통과하는 데이타를 변경하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  14. 제12항에 있어서, 상기 데이타 조작 유닛은 소정 기준 패턴의 데이타와 상기 제2데이타 경로상의 데이타를 비교하도록 동작하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  15. 제14항에 있어서, 상기 데이타 조작 유닛(500)은 상기 제2데이타 경로상의 상기 메모리 어레이로부터 나온 데이타와 소정 기준 패턴의 데이타를 비교하도록 동작하며, 매치가 상기 기준 패턴의 데이타와 일치할 때 확인 신호를 발생하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  16. 제15항에 있어서, 소정의 어드레스 범위를 통해 현행 메모리 어드레스의 절차를 진행하는 어드레스 계산 유닛(300)을 구비하며 매치(match)가 일어날 때까지 상기 데이타 경로 제어기가 상기 데이타 조작 유닛(500)에 대한 현행 메모리 어드레스의 내용을 판독하며, 상기 메모리 시스템은 내용-어드레스 가능한(content-addressable) 메모리로서 동작하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  17. 제16항에 있어서, 상기 현행 어드레스에 대한 메모리 어드레스의 소정 범위의 내용은 상기 확인 매치신호에 응답하여 판독되며, 소정 사이즈의 데이타 블럭은 하나의 소자상에서 탐색에 의해 유지되는 것을 특징으로 하는 집적 회로 메모리 시스템.
  18. 제16항에 있어서, 기억된 데이타는 상기 확인 매치 신호에 응답하여 현행 어드레스에 대한 소정 범위의 메모리 어드레스로 기록되며, 소정 사이즈의 데이타 블럭은 하나의 소자상에서 탐색에 의해 위치되고 변경되는 것을 특징으로 하는 집적 회로 메모리 시스템.
  19. 제12항에 있어서, 소정의 메모리 어드레스 범위를 통해 절차를 진행하는 어드레스 계산 유닛(300)을 구비하며, 상기 데이타 경로 제어기는 상기 어드레스 범위내에 선택된 어드레스에서 상기 제1데이타 경로상에서 동작하며, 상기 제1데이타 경로상을 통과하는 상기 데이타 조작 유닛(500)에 의해 작용하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  20. 제19항에 있어서, 상기 데이타 조작 유닛(500)은 상기 소정 메모리 어드레스 버위가 기억된 데이타로 채워지도록 판독 동작 동안에 제2데이타 경로상에 기억된 데이타를 부과하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  21. 제20항에 있어서, 상기 기억된(stored) 데이타는 고정되어 있는 것을 특징으로 하는 집적 회로 메모리 시스템.
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