KR950006702B1 - 에러 검출 방법 및 장치 - Google Patents

Abstract

내용 없음.

Description

[발명의 명칭]

에러 검출 방법 및 장치

[도면의 간단한 설명]

이하, 첨부된 도면을 참조하여 이루어진 아래의 상세한 설명으로부터 본 발명의 다른 목적, 특징 및 장점이 보다 분명하게 이해될 것이며, 양호한 실시예에 있어서 본 발명을 실행하기 위해 계획된 최상의 모드가 인지될 것이다.(비제한된 보기를 통해)

제1도는 다중-레벨 심볼 신호의 전압 레벨 및 비트값의 파형도이다.

제2도는 본 발명에 따른 비트 에러율 검출기의 양호한 실시예의 블럭도이다.

[발명의 상세한 설명]

[발명의 분야]

본 발명은 에러 검출에 관한 것이다. 특히, 본 발명은 다중-레벨 데이타 신호에 있어서의 비트 에러율 검출에 관한 것이다.

[발명의 배경]

종래에는, 수신되는 비트 에러율이, 다음의 두 방법 중 하나에 의해 결정되었는데, 즉 최소한 에러를 가진 확률이 높은 충분한 길이의 공지된 심볼 패턴을 때때로 전달하거나, 또는 통상 데이타안에 에러-검출 코드를 포함하며 위와 같이 발견된 에러를 계속해서 카운트하므로써 결정된다. 이들 방법들은 상기 비트 에러율의 정확한 추정을 위해 많은 비트의 전송 데이타를 요구한다는 문제점을 갖고 있다. 예를들면, 기대 비트 에러율이 10만개중 1(전형적인 수치)인 경우, 실제 에러율의 정확한 추정은 수십만 비트의 추정을 필요로 하게 될 것이다.

이들 방법 중 하나에 의해 요구된 추가 시스템 오버헤드 비트는 시스템 처리 능력을 저하시키고 특정 이벤트 또는 특별한 소정의 간격에서 계속해서 일어나는 BER 측정을 한정한다.

본 발명은 이러한 단점을 제거하고 이하에서 제공되는 장점을 실현하는 것을 목적으로 한다.

[발명의 요약]

비트 에러율 검출을 위한 방법이 제공된다. 이 방법은 수신된 다중-레벨 신호안에 존재하는 비트값을 검출하는 단계와, 상기 수신된 다중-레벨 신호안에 존재하는 비트값을 보다 좁은 대역에서 검출하는 단계와, 상기 비교적 좁은 대역에서의 검출 결과를 기타 달리 검출된 결과와 비교함으로써 검출시 에러를 예측하는 단계 및 시간이 지남에 따라 이들 결과를 축적하는 단계를 포함한다. 이 방법은 상기 예측된 에러율이 임의의 한계값을 초과할 때 다수의 다이버서티 안테나(diversity antennas) 중 하나를 선택하므로써 안테나 선택에 사용될 수 있다.

매우 고속인 데이타율을 사용하는 시스템에 있어서, 다중-레벨 데이타 심볼은, 임의의 주어진 심볼이 통상적으로 두개 이상의 이진수 비트를 전달할 것을 요구하는 값을 갖기 때문에 일반적인 것이다. 한편, 다중-레벨 심볼은, 검출기가 심볼의 극성(이진수 심볼을 가진 바이폴라 펄스 시스템에 있어서)뿐만 아니라, 그 레벨도 검출할 필요가 있기 때문에 정확하게 회수 및 검출하기가 비교적 어렵다.

제1도는 다중-레벨 심볼 신호의 전압 레벨 및 비트값의 파형도이다. 예컨대, 제1도의 다중-레벨 신호는(임의적으로) O volts에서 한 유휴(또는 노이즈) 상태와 네개의 가능한(이중(dual)2진 숫자) 심볼 값, 즉 최고 네가티브 레벨(공칭-6 volts)에서 “00” 그보다 작은 네가티브 레벨(공칭-2 volts)에서 “01” 가장 작은 퍼지티브 레벨(공칭+2 volts)에서 “10” 최고 퍼지티브 레벨(공칭+6 volts)에서 “11”을 나타내는 총 5개의 레벨을 도시한다.

통상적으로, 상기 수신된 신호-다중-레벨 심볼-는 세개의 분리된 레벨 검출기 세트로 검출되며, 이들은 각각 상기 공칭 레벨 사이에 센터링된 전압 검출 범위를 갖고, 제1도의 가상 대역(phantom band)으로 도시된 바와 같이, 상기 공칭 레벨에 대해 센터링된 대역을 설정한다.

본 발명은 종래의 수신된 신호 검출 방식(위에서 상술됨)을 사용하지만, 상기 공칭 레벨에 대해 센터링된 또 다른 대역 세트를 사용하는데, 이 대역은 제1도의 직선 대역으로 표시된 바와 같이 비교적 좁은 검출 범위-약 1/2폭을 갖는다. 거의 노이즈 또는 간섭이 없는 강한 신호 상태하에서, 상기 검출기 세트는 모두 똑같은 결과를 제공하지만, 노이즈 또는 간섭이 증가함에 따라, 그들의 출력은 달라지기 시작한다. 인식가능한 노이즈 또는 간섭 상태하에서, 신호 레벨은 상기 좁은 대역 외부로 움직일 수 있다(그러나 여전히 비교적 넓은 대역안에 남아 있다). 인접한 넓은 대역 사이에는 어떠한 비사용 구역(dead zone)도 존재하지 않지만(만일 있다면, 거의 어떠한 신호도 결코 검출되지 않음), 좁은 대역 사이(여기서는 많은 수의 심볼이 결코 검출되지 않음)에는 인식가능한 비사용 구역이 존재하기 때문에, 상기 한 검출기 세트에 의해 검출된 심볼 수의 차는 “비트 에러”를 표시 및 식별한다. 따라서, 좁은 대역 검출로부터 검출된 수와 비교했을 때 넓은 대역 검출로부터 검출된 심볼 수에 있어서 누적된 차는, 시간이 지남에 따라, 수신된 비트 에러율의 표시기(indicator)가 된다. 다시 말해, 좁은 대역 검출의 결과와, 달리 검출된 결과의 비교는 검출시 에러를 나타내며, 검출시 유지되는 신뢰도의 기준이 된다. 검출된 에러가 없음은 검출시 신뢰도를 향상시켜 준다.

상기 좁은 대역 사이에서의 비사용 구역은 원하는 검출 감도에 따라 증가되거나 또는 감소될 수 있다. 예컨대, 비교적 많은 에러가 다른 데이타 메시지를 가졌을 때보다 명료함(intelligibillity)이 소멸되기 전에 디지탈화된 음성에서 견딜만하다. 더우기, 비사용 구역 및 그에 따른 감도는 프로그램 가능 레벨 검출기를 사용함으로써 시스템 역학이 변함에 따라 변화될 수 있다.

에러율에 영향을 미치도록 신호가 수신되는 통신 시스템을 동적으로 조정하는데 예측된 에러율이 사용될 수 있다. 몇 몇 종류의 보정 동작(다이버서티 안테나를 가진 시스템에서의 안테나 선택 또는 셀 방식 시스템에 있어서 서로 다른 전송기에 대한 핸드오프와 같은)을 취할 수 있는 시스템에서 이 보정 동작이, 임의의 에러 한계치를 초과하는 비트 에러율에 최소한 부분적으로 의거해서 실행될 수 있다. 본 발명은 특히, 본 발명에 따라 결정된 비트 에러율이 비주기적으로 계속 결정될 수 있다는 장점이 있다. 공지된 비트 시퀀스는, 여러 시스템 오버헤드를 침해하면서, 시스템 처리 능력을 저해시키고 특정 사건 또는 소정 간격에 대한 비트 에러율 측정을 제한하므로 때때로 전송될 필요가 없어진다. 사실상, 백개의 심볼을 짧은 간격 동안 체킹하는 비트 에러율은, 외삽 및 통합에 의해 수십만개의 심볼에 걸쳐 비트 에러율을 나타낸다.

제2도는 본 발명에 따른 비트 에러율 검출기의 양호한 실시예의 블럭도이다.

“모토로라 선형 및 인터페이스 집적 회로(Motorola Linear and Interface Integrated Circuits)” 데이타 매뉴얼에 기술된 모토로라 부품 번호 MC10321DW와 같은 표준 아날로그/디지탈 변환기(201)가 도시된다. 상기 A/D 변환기(201)의 입력에 클럭 복귀 회로(208)와 병렬로 디코딩되는 심볼을 포함하는 아날로그 신호가 공급된다. 이 클럭 복귀 회로(208)는 심볼을 샘플링하기 위한 최적 위치를 나타내는 심볼 타이밍 신호를 발생시키며, “디지탈 통신 및 확산 스펙트럼 시스템(Digital Communications and Spread Spectrum System)”에서 Ziemer 및 Peterson이 교시한 바와 같이 널리 공지된 많은 방식에 의해 실현될 수 있다. 이 클럭 복귀 회로는 또한 새로운 데이타 버스트(data burst)의 시작을 나타내는 “프레임 스타트” 신호를 발생시키며, 이것 또한 Ziemer 및 Peterson에 의해 교시되어 있다.

A/D 변환기(201)의 출력 라인(202)은 제1도에 도시된 맵핑 기능을 실행하도록 프로그래밍된 판독 전용 메모리(ROM)(203)의 입력(어드레스)라인에 접속된다. 이 맵핑 기능은 두 라인 세트상에서 두개의 출력, 즉 정상적인 데이타-싱크 기능으로 통하는 디코딩된 데이타 출력(204)과 “노이즈” 기능(205)을 발생시킨다.

상기 노이즈 기능(205)은 단순한 카운터(206)를 공급하며, 이는 디지탈 적분기로 사용된다. 이 카운터는 데이타 버스트 시작시 프레임 스타트 기능에 의해 리세트되며, 이후 노이즈 기능 라인(205)으로부터 시작하는 필드를 카운트 하며, 이것은 제1도의 “노이지” 또는 “하이 비트율” 영역 중 하나안에 존재하는 심볼 수에 일치한다.

그 사이에, 심볼 카운터(207)는 수신된 심볼 수를 계속해서 추적하며, 그의 출력(211)은 제수(divisor)로써 디지탈 디바이더(209)에 공급된다. 카운터(206)의 출력은 디지탈 디바이더(209)의 피제수 입력(212)에 공급된다. 그때 디바이더(209)의 출력(213)은 계속되는 인입 심볼 스트링의 비트 에러율을 추정하는 기준이며, 항시 데이타-감소 회로(데이타 싱크)에 의해 샘플링 될 수 있다.

이 회로의 많은 변형이 가능함을 주목해야 한다. 예컨대, 모든 심볼이 동일한 길이를 가질 경우, 카운터(207) 및 디지탈 디바이더(209)는 제거될 수 있으며, 카운터(206)의 출력은 데이타 싱크에 의해 바로 판독될 수 있다. 대안으로, 심볼 카운터(207)의 판독시 카운터(206)를 “프리즈(freeze)” 하기 위한 장치가 형성될 수도 있으며, 이는 각 데이타 버스트의 시작시 고정된 부분에 대해 BER을 측정하므로써 디바이더(209)의 필요성을 제거한다.

요약하건데, 비트 에러율 검출을 위한 방법이 제공되어 왔다. 이 방법은 수신된 다중-레벨 신호안에 제공된 비트값을 검출하는 단계 ; 상기 수신된 다중-레벨 신호안에 존재하는 비트값을 보다 좁은 대역에서 검출하는 단계 ; 검출시 에러를 확인하기 위해 이 좁은 대역에서의 검출 결과를 달리 검출된 결과와 비교하는 단계 및 단위 시간에 거쳐 검출된 심볼 에러를 축적하는 단계를 포함한다. 비트 에러율 검출은 에러율이 임의의 에러 한계를 초과할 때 다수의 다이버서티 안테나중 하나를 선택하는 안테나 선택에 사용될 수 있다.

본 발명의 양호한 실시예가 기술 및 도시되는 반면, 본 발명의 다른 변화 및 변경이 실행될 수 있다는 사실이 본 기술에 숙련된 사람에 의해 인식될 수 있다. 예컨대, 비트 에러율이, 검출된 비트 스트림에서 유지되는 신뢰도를 나타내도록 검출된 비트 스트림과 조합(및 저장)될 수 있으며, 예컨대, 각각의 비교기 및 논리 사다리(logic ladder)가 A/D’s 및 ROMs 대신 사용될 수 있다.

이들 및 다른 모든 변화 및 변형은 첨부된 청구범위의 범주를 벗어나서는 안된다.

Claims (20)

1. 에러 검출 방법에 있어서, 수신된 신호를 디지탈화 하는 단계 ; 상기 수신된 신호를 검출하는 단계 ; 상기 수신된 신호를 비교적 좁은 대역에서(more narrowly) 검출하는 단계 및 상기 좁은 대역 외의 대역에서 검출된 신호로부터 비트 에러를 축적하는 단계를 포함하는 에러 검출 방법.
2. 제1항에 있어서, 단위 시간에 따라 에러율을 축적하는 단계를 더 포함하는 에러 검출 방법.
3. 제1항에 있어서, 상기 에러율에 영향을 미치도록 상기 신호가 수신되는 통신 시스템을 동역학적으로 조정하는데 상기 검출된 에러율이 사용되는 에러 검출 방법.
4. 제1항에 따른 에러 검출을 사용하는 안테나 선택방법에 있어서, 에러율이 임의의 에러 한계를 초과할 때 다수의 다이버시티 안테나(diversity antenna)중 하나를 선택하는 단계를 포함하는 안테나 선택 방법.
5. 제1항에 따른 에러 검출을 사용하는 핸드오프(hand off)방법에 있어서, 에러율이 임의의 에러 한계를 초과할 때 다수의 통신 채널 중 하나를 선택하는 단계를 포함하는 핸드오프 방법.
6. 에러 검출 방법에 있어서, 수신된 신호를 디지탈화는 단계 ; 상기 수신된 신호의 레벨을 검출하는 단계 ; 상기 수신된 신호 레벨을 보다 대역에서 검출하는 단계 및 상기 좁은 대역 외에 다른 대역에서의 검출로부터 비트 에러를 축적하는 단계를 포함하는 에러 검출 방법.
7. 비트 에러율 검출 방법에 있어서, 수신된 신호를 디지탈화하는 단계 ; 상기 수신된 신호안에 존재하는 임의의 비트 값을 검출하는 단계 ; 상기 수신된 신호안에 존재하는 임의의 비트값을 좁은 대역에서 검출하는 단계 및 실패한 좁은 대역 검출로부터 상기 좁은 대역외의 대역에서 검출된 비트값의 비트 에러를 축적하는 단계를 포함하는 비트 에러율 검출 방법.
8. 제7항에 있어서, 단위 시간에 걸쳐 검출된 비트 에러를 축적하는 단계를 더 포함하는 비트 에러율 검출 방법.
9. 제7항에 있어서, 비트 에러 검출이 공지된 비트 시퀀스와 무관하게 실행되는 비트 에러율 검출 방법.
10. 제7항에 있어서, 에러율 액세스를 목적으로 한 공지된 시퀀스의 통신이 신호 처리능력을 향상시키도록 제거될 수 있는 비트 에러율 검출 방법.
11. 제7항에 있어서, 비트 에러율 검출이 비주기적으로, 계속해서 또는 마음 내키는 대로 실행될 수 있는 비트 에러율 검출 방법.
12. 제7항에 있어서, 비트 에러율이 상기 검출된 비트 또는 스트림에서의 신뢰도 레벨을 나타내도록 상기 검출된 비트 스트림과 관련될 수 있는 비트 에러율 검출 방법.
13. 제1항에 있어서, 검출된 에러의 부재가 검출시 신뢰도를 향상시키는 에러 검출 방법.
14. 제1항에 있어서, 상기 좁은 대역 검출의 좁은 정도가 원하는 검출 신뢰도에 대해 조절될 수 있는 에러 검출 방법.
15. 제1항에 있어서, 에러 검출이 다중-레벨 신호에 대해 적용되는 에러 검출 방법.
16. 비트 에러율 검출 방법에 있어서, 수신된 신호를 디지탈화하는 단계 ; 상기 수신된 다중-레벨 신호안에 존재하는 비트값을 검출하는 단계 ; 상기 수신된 다중-레벨 신호안에 존재하는 임의의 비트값을 좁은 대역에서 검출하는 단계 ; 실패한 좁은 대역 검출로부터 기타 다른 대역에서 검출된 비트값의 비트 에러를 축적하는 단계 및 단위 시간에 걸쳐 검출된 비트 에러를 축적하는 단계를 포함하는 비트 에러율 검출 방법.
17. 비트 에러율 검출을 사용하는 안테나 선택 방법에 있어서, 수신된 신호를 디지탈화하는 단계 ; 상기 수신된 신호안에 존재하는 비트값을 검출하는 단계 ; 상기 수신된 신호안에 존재하는 임의의 비트 값을 좁은 범위에서 검출하는 단계 ; 실패한 좁은 검출로부터 기타 달리 검출된 비트값의 비트 에러를 축적하는 단계 ; 단위 시간에 걸쳐 검출된 비트 에러를 축적하는 단계 ; 및 비트율이 임의의 에러 한계치를 초과할 때 다수의 다이버시티 안테나 중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 안테나 선택 방법.
18. 에러 검출기에 있어서, 직렬로 연결된 수신된 신호를 디지탈화하는 수단 ; 상기 수신된 신호를 검출하는 수단 ; 상기 수신된 신호를 좁은 대역에서 검출하는 수단 및 상기 좁은 대역 외에 기타 다른 대역에서 검출된 비트 에러를 축적하는 수단을 포함하는 에러 검출기.
19. 비트 에러율 검출기에 있어서, 직렬로 연결된, 수신된 신호를 디지탈화하는 수단 ; 상기 수신된 다중-레벨 신호안에 존재하는 비트값을 검출하는 수단 ; 상기 수신된 다중-레벨 신호안에 존재하는 임의의 비트값을 보다 좁은 대역에서 검출하는 수단 ; 실패한 좁은 대역 검출로부터 기타 다른 대역에서 검출된 비트값의 비트 에러를 축적하는 수단 및 단위 시간에 거쳐 검출된 비트 에러를 축적하는 수단을 포함하는 비트 에러율 검출기.
20. 비트 에러율 검출을 사용한 안테나 선택기에 있어서, 수신된 신호를 디지탈화하는 수단 ; 상기 수신된 신호안에 존재하는 비트값을 검출하는 수단 ; 상기 수신된 신호안에 존재하는 임의의 비트값을 좁은 대역에서 검출하는 수단 ; 실패한 좁은 대역 검출로부터 기타 다른 대역에서 검출된 비트값의 비트 에러를 축적하는 수단 및 상기 에러율이 임의의 에러 한계치를 초과할 때 다수개의 다이버시티 안테나중 하나를 선택하는 수단을 포함하는 안테나 선택기.