[go: up one dir, main page]

KR950006483B1 - 종형 mos트랜지스터와 그 제조방법 - Google Patents

종형 mos트랜지스터와 그 제조방법 Download PDF

Info

Publication number
KR950006483B1
KR950006483B1 KR1019910009635A KR910009635A KR950006483B1 KR 950006483 B1 KR950006483 B1 KR 950006483B1 KR 1019910009635 A KR1019910009635 A KR 1019910009635A KR 910009635 A KR910009635 A KR 910009635A KR 950006483 B1 KR950006483 B1 KR 950006483B1
Authority
KR
South Korea
Prior art keywords
insulating film
trench
gate electrode
impurity region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019910009635A
Other languages
English (en)
Other versions
KR920001753A (ko
Inventor
요시로 비바
슈니찌 히라끼
아끼히꼬 오사와
사또시 야나기야
Original Assignee
가부시끼가이샤 도시바
아오이 죠이찌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바, 아오이 죠이찌 filed Critical 가부시끼가이샤 도시바
Publication of KR920001753A publication Critical patent/KR920001753A/ko
Application granted granted Critical
Publication of KR950006483B1 publication Critical patent/KR950006483B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

내용 없음.

Description

종형 MOS트랜지스터와 그 제조방법
제1도는 본 발명에 따른 종형 MOS트랜지스터를 도시한 단면도.
제2도는 제1도의 종형 MOS트랜지스터의 등가 회로도.
제3a-i도는 제 1도에 도시한 종형 MOS트랜지스터를 제조하는 방법을 도시한 단면도.
제4도는 종래의 종형 MOS트랜지스터의 예를 도시한 단면도.
제5도는 종형 MOS트랜지스터의 전계 집중을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명.
1 : 반도체 기판 3 : 드레인 영역
5 : 채널 영역 7 : 소스 영역
9,15 : 게이트 절연막 11 : 플로팅 게이트전극
13 : 캐패시터 절연막 17 : 게이트 전극
본 발명은 MOS트랜지스터와 그 제조 방법에 관한 것이다.
종형 MOS트랜지스터는 높은 구동 능력을 구비하고, 또 기판 상의 점유 면적이 작아서 고집적도를 얻기 쉽다는 점에서, 앞으로도 기대가 큰 디바이스 중 하나이다. 제 4a-c도에 종래의 종형 MOS트랜지스터의 한 예를 도시한다. 이것은 일본국 특허 공개 공보 평1- 192174호에 기재되어 있는 것이다. 이 트랜지스터의 제조 방법은 다음과 같다. 먼저, 트렌치 표면에 산화막(101)과 질화막 (103)을 형성하여 질화막은 측면만 남기고 제거한다[제4a도]. 이어서, 전체를 열 산화해서 저부의 산화막을 두껍게 한다[제4b도]. 그리고, 폴리실리콘을 매립한 게이트 전극(105)를 형성하여 소스 전극(107) 등의 필요한 배선을 한다[제4c도]. 이런 구성은 게이트 전극의 일부에 전계가 집중하는 것을 방지하는데 유리하다. 즉, 게이트 절연막이 저부에서도 얇으면 제 5도에 도시한 등전위면에서 알 수이 있는 것처럼, 게이트 전극(109)의 코너에 전계가 집중해 버린다. 트랜지스터의 통상적인 구동을 위해서는 전계가 일부에만 집중하면 그만큼 게이트 전압을 올려야 하고, 한편 게이트 - 드레인 내압은 내려가서 고집적에 장해가 된다.
그러나 제1도에 도시한 종래 기술에서는 질화막을 트렌치 측면에만 형성해야 한다. 인용예의 경우, 이것은 RIE에 의해 수평면에 형성된 막을 제거함으로써 측면의 막만을 남기도록 하고 있으나, 이 방법은 실제로 대단히 곤란하다. 왜냐하면, RIE의 선택성은 그렇게 높지 않아 트렌치 측면이 정확히 수직으로는 되지 않기 때문이다. 즉, 특별한 수단이 없이는 측면 질화막도 에칭되어 버리는 것이 불가피하다. 또, 트렌치 저부의 LOCOS에는 결정 결함의 발생을 수반하고, 또 이 방법은, V형 트렌치에는 적용할 수 없다는 문제가 있다.
상기 문제점을 해결하기 위해 본 발명에 따른 종형 MOS트랜지스터는 반도체 기판과, 상기 반도체 기판의 표면 상에 형성된 제1분순물 영역과, 상기 제1불순물 영역 아래에 형성되어 있으며, 상기 제1불순물 영역과 도전형이 반대인 제1불순물 영역과, 상기 제1 및 제2불순물 영역을 관통해서 상기 제2불순물 영역의 저부보다 적어도 더 깊게 절곡되도록 상기 반도체 기판 표면에 형성된 트렌치와, 상기 트렌치의 벽과 제1게이트 전극 사이에 제1게이트 절연막을 끼위 형성된, 상기 트렌치의 저부에 배치된 제1게이트 전극과, 상기 트렌치의 벽과 제2게이트 전극 사이에 제2게이트 절연막을 끼워 형성된, 상기 트렌치의 상기 제1게이트 전극 상부에 배치된 제2게이트 전극을 구비하고, 상기 제1게이트 절연막이 상기 제2게이트 절연막보다 두꺼운 것을 특징으로 한다.
또, 본 발명은 반도체 기판 표면 상의 제1불순물 영역과 상기 제1불순물 영역 아래에 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역을 형성하는 공정과 상기 반도체 기판 표면 상에 상기 제1 및 제2불순물 영역을 관통하여 제2불순물 영역의 저부보다 적어도 더 깊게 절곡되도록 트렌치를 형성하는 공정과, 상기 트렌치 내에 제1절연막을 형성하고 상기 제1절연막 상의 트렌치에 도전 물질을 체우며, 한 쌍의 제1절연막을 제거하여 트렌치의 저부에 제1게이트 절연막이 남도록 하고, 상기 제1게이트 절연막의 상부 단부가 상기 제2불순물 영역의 저부보다 낮은 곳에 위치하게 하는 공정과, 상기 트렌치 내의 제1게이트 전극 및 상기 트렌치의 상부 측벽 전체에 상기 제1게이트 절연막보다 얇은 제2절연막을 형성하고, 상기 제2절연막 상에 도전 물질을 채워 상기 제1게이트 절연막보다 얇은 제2게이트 절연막 및 제2게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 구성에 의해 게이트-드레인 내압이 큰 종형 MOS트랜지터가 높은 생산성으로 얻어진다.
제1도에 본 발명에 따른 종형 MOS트랜지터스터의 단면도를 도시한다. 이 트랜지스터는 n+형 단결정 실리콘 기판(1), 반도체 기판상에 에피택셜 성장한 n-형 불순물 반도체로 이루어지는 드레인 영역(3), 이 불순물 반도체 영역(3) 내에 설치된 p형 불순물 반도체로 이루어지는 깊이 방향의 두께가 1. 5미크론의 체널 영역(5), 그 위쪽에 형성된 n+형의 불순물 반도체로 이루어지는 깊이 방향의 두께가 0.5 미크론의 소스 영역(7), 이것들을 관통해서 형성된 트렌치(23), 트렌치(23)의 저부에 제1게이트 절연막(9)를 끼워 형성된 제1게이트 전극, 즉 플로팅 게이트 전극(11) 및 플로팅 게이트 전극(11)의 상부에 캐패시턴스용 절연막(13)을 끼워 형성되고, 상기 채널 영역(5)와 소스 영역(7)에 제2게이트 절연막(15)에 의해 절연되어 인접하는 제2게이트 전극, 즉 주 게이트 전극(17)로 이루어져 있다. 제1게이트 절연막(9)의 두께는 0.5-1.5미크론, 예를 들면 0.8미크론이고 제2게이트 절연막(15)의 두께는 이것보다 훨신 얇은 300-1,000Å, 예를 들면 500Å으로 선택되어 있다. 일반적으로, 제1게이트 절연막은 제2게이트 절연막보다 10배 이상 두껍게 하는 것이 좋다.
소스 영역(7)에는 소스 전극(19)가, 또 게이트 전극(17)에는 게이트 제어 전극(21)이 형성되어 있고, 게이트 전극(17)에 정(正)의 제어 전압을 가함으로써 채널이 형성되어 소스 전극(19)와 기판(1)이 전기적으로 접속된다. 이 트랜지스터의 등가 회로도를 도식적으로 제2도에 도시한다.
플로팅 게이트 전극(11)은 게이트 전극(17)과 기판(1)과의 사이에 각각 캐패시터 C1및 C2를 끼워 접속하고 있다. 캐패시터 C1및 캐패시터 C2는 각각 제1게이트 절연막(9)와 제2게이트 절연막(13)을 가로질러 형성되므로, 이들 두께를 반영하여 C1＜C2로 되어 있다. 따라서 플로팅 게이트 전극(11)의 전위는 주게이트 전위(17)의 전위에 가까운 값으로 되어 이 트랜지스터의 구동에서는 역시 채널 형성에 기여한다.
다음에 제3a-i도를 참조해서 이 트랜지스터의 제조 방법을 설명한다.
먼저, 제3a도에 도시한 것처럼 n+형 단결정 실리콘 반도체 기판(1)의 표면에 n-형 실리콘 반도체층(3)을 에피택셜 성장시킨다. 이 층(5) 내에 통상적인 확산 기술을 이용해서 p+형 반도체 영역(5)와 n+형 반도체 영역(7)을 형성한다. 각각 깊이 방향의 두께는 0.5미크론, 1.5미크론이다, 이 두 영역(5 및 7)을 관통해서 반도체층(3)의 일부에 도달하는 트렌치(23)을 RIE등의 이방성 에칭을 이용해서 폭 2미크론, 깊이 3미크론까지 형성한다[제3b도]. 다음에, 제3c도에 도시한 것처럼 트렌치(23)의 내부를 포함해서 열산화로 두꺼운(약 8000Å)산화 실리콘막(25)을 형성한다. 트렌치(23)의 내부에 LPCVD법에 의해 폴리실리콘을 매립해서 에치백에 의해 영역(5)의 하단(채널 하단)보다도 약 1미크론 위의 위치까지 남기고 제거한다[제3d도]. 산화 실리콘막(25)를 영역(5)의 하단보다 아래 부분을 남기고 제거한다[제3e도]. 이것은 불화 암모니아를 이용한 습식 에칭으로 행한다. 폴리실리콘(27)이 노출되어 있는 부분을 포함해서 트랜치(23)의 내면과, 영역(3)의 표면을 열 산화해서 산화 실리콘막(29)를 형성한다[제3f도]. 트랜치(23) 내부를 포함한 전체에 폴리실리콘막(31)을 LPCVD로 5000Å형성하고, 표면을 열산화하여 산화 실리콘막(33)을 0.1미크론 형성한다[제3g도]. 그위에 다시 폴리실리콘막(35)를 1미크론 형성하여[제3h도], 트렌치내의 부분을 제외하고 에칭으로 제거한다. 이때 산화 실리콘 막(33)의 존재에 의해 폴리실리콘막(31)은 그대로 남는다. 이 산화 실리콘막(33)을 종래의 포토리소그래픽으로 패터닝해서, 이것을 마스크로 폴리실리콘막(31)을 패터닝한다[제3i도]. 이것을 종래 방법으로 게이트 제어 전극(21)가 소스 전극(19)를 형성해서 트랜지스터가 완성된다(제1도).
또, 상기 설명은 바람직한 실시예에 대해 설명한 것으로, 당업자라면 각각의 대응예에 따라 일부 변경이나 추가가 용이함은 물론이다. 예를 들면 제3a-i도에 도시한 제법은 실질적으로 그대로 V형 트렌치를 갖는 트렌지스터에도 응용가능하다.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
이상과 같이 본 발명에 따른 종형 MOS트랜지스터는 내압이 높고 생산성, 신뢰성도 높으며 제조 공정의 제어도 대단히 용이하다.

Claims (5)

  1. 반도체 기판(1)과, 상기 반도체 기판의 표면 상에 형성된 제1불순물 영역(7), 상기 제1불순물 영역 영역 아래에 형성되어 있으며, 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역(5), 상기 제1 및 제2불순물 영역을 관통해서 적어도 상기 제2불순물 영역의 저부보다 더 깊게 절곡되도록 상기 반도체 기판 표면 상에 형성된 트렌치(23), 상기 트렌치의 벽과 제1게이트 전극 사이에 제1게이트 절연막(9)을 끼워 형성된, 상기 트렌치의 저부에 배치된 제1게이트 전극(11), 및 상기 트렌치의 벽과 제2게이트 전극 사이에 제2게이트 절연막(15)를 끼워 형성된, 상기 트렌치의 상기 제1게이트 전극 상부에 배치된 제2게이트 전극(17)을 구비하고, 상기 제1게이트 절연막이 상기 제2게이트 절연막보다 두껍게 형성된 것을 특징으로 하는 종형 MOS트랜지스터.
  2. 반도체 기판(1), 상기 반도체 기판의 표면 상에 형성된 제1불순물 영역(7), 상기제1불순물 영역 아래에 형성되어 있으며, 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역(5), 상기 제1 및 제2불순물 영역을 관통하여 적어도 상기 제2불순물 영역의 저부보다 더 깊게 절곡되도록 상기 반도체 기판 표면상에 형성된 트렌치(23), 상기 트렌치의 벽과 플로팅 게이트 전극 사이에 제1게이트 절연막(9)를 끼워 형성된, 상기 트렌치의 저부에 배치된 플로팅 게이트 전극(11), 및 상기 플로팅 게이트 전극과 주 게이트 전극 사이에 캐패시턴스 절연막(13)을 끼워 형성하고, 상기 주 게이트 전극과 상기 제1 및 제2불순물 영역 사이에 제2게이트 절연막(15)을 끼워 형성된, 상기 플로팅 게이트 전극 상부에 배치된 주 게이트 전극(17)을 구비하고, 상기 제1게이트 절연막은 상기 제2게이트 절연막보다 두껍게 형성된 것을 특징으로 하는 종형 MOS트랜지스터.
  3. 제2항에 있어서, 상기 플로팅 게이트 전극 및 주 게이트 전극은 폴리실리콘으로 형성되는 것을 특징으로 하는 종형 MOS트랜지스터.
  4. 반도체 기판(1) 표면 상의 제1불순물 영역(7)과 상기 제1불순물 영역 아래에 상기 제1불순물 영역과 도전형이 반대인 제2불순물 영역(5)를 형성하는 공정, 상기 반도체 기판 표면 상에 상기 제1 및 제2불순물 영역을 관통하여 적어도 제2불순물 영역의 저부보다 더 깊게 절곡되도록 트렌치(23)을 형성하는 공정, 상기 트렌치 내에 제1절연막을 형성하고, 상기 제1절연막 상의 트렌치에 도전 물질을 채우며, 제1절연막 부분을 제거하여 트렌치의 저부에 제1게이트 절연막(9)가 남도록 하고, 상기 제1게이트 절연막의 상부 단부가 상기 제2불순 영역의 저부보다 낮은 곳에 위치되게 하는 공정, 및 상기 트렌치 내의 제1게이트 전극 및 상기 트렌치의 상부 측벽 전체에 상기 제1게이트 절연막보다 얇은 제2절연막을 형성하고, 상기 제2절연막 상에 도전물질을 채워 상기 제1게이트 절연막보다 얇은 제2게이트 절연막(15) 및 제2게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 종형 MOS트랜지스터 제조방법.
  5. 소스, 드레인 및 채널을 갖고 종형 MOS트렌지스터 생성 방법에 있어서, 상기 기판 표면으로부터 순서대로 종형으로 배열되어 있는 제1도전형의 제1반도체 영역, 제2반도체 영역 및 상기 제1도전형의 제3반도체 영역을 포함하는 반도체 기판(1) 내에 상기 제1 및 제2반도체 영역을 통해 상기 제3반도체 영역으로 연장되는 트렌치(23)을 형성하는 공정, 상기 트렌치의 내측면에 절연막을 형성하는 공정, 상기 트렌치내의 상기 절연막에 도전체를 형성하는 공정, 상기 제1 및 제2반도체 영역을 관통해서 상기 제3반도체 영역 내로 연장하는 홈을 형성하는데 있어서, 상기 홈의 단부는 상기 도전체의 저부 단부 위에 놓이도록 상기 절연막을 부분 제거하는 공정, 상기 MOS트랜지스터의 게이트 전극으로서 작용하는 도전막을 게이트 절연막을 통해 상기 내부 표면 상의 상기 홈에 형성하는 공정을 포함하는데, 상기 제1 및 제3반도체 영역은 상기 MOS트랜지스터의 소스 또는 드레인을 형성하고, 상기 제2반도체 영역은 상기 게이트 전극에 인가된 신호에 따라 상기 MOS트랜지스터의 소스 및 드레인을 전기적으로 접속 또는 분리시키는 상기 MOS트랜지스터의 채널을 형성하는 것을 특징으로 하는 종형 MOS트랜지스터 제조 방법.
KR1019910009635A 1990-06-13 1991-06-12 종형 mos트랜지스터와 그 제조방법 Expired - Fee Related KR950006483B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP15265290 1990-06-13
JP02-152652 1990-06-13

Publications (2)

Publication Number Publication Date
KR920001753A KR920001753A (ko) 1992-01-30
KR950006483B1 true KR950006483B1 (ko) 1995-06-15

Family

ID=15545108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910009635A Expired - Fee Related KR950006483B1 (ko) 1990-06-13 1991-06-12 종형 mos트랜지스터와 그 제조방법

Country Status (2)

Country Link
US (1) US5126807A (ko)
KR (1) KR950006483B1 (ko)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229312A (en) * 1992-04-13 1993-07-20 North American Philips Corp. Nonvolatile trench memory device and self-aligned method for making such a device
JP3383377B2 (ja) * 1993-10-28 2003-03-04 株式会社東芝 トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
KR0159075B1 (ko) * 1995-11-11 1998-12-01 김광호 트렌치 dmos장치 및 그의 제조방법
DE19611045C1 (de) * 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6621121B2 (en) * 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
DE10038177A1 (de) * 2000-08-04 2002-02-21 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterschaltelement mit zwei Steuerelektroden
US6437386B1 (en) * 2000-08-16 2002-08-20 Fairchild Semiconductor Corporation Method for creating thick oxide on the bottom surface of a trench structure in silicon
TW543146B (en) * 2001-03-09 2003-07-21 Fairchild Semiconductor Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US6635544B2 (en) * 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
GB2381122B (en) * 2001-10-16 2006-04-05 Zetex Plc Termination structure for a semiconductor device
KR100462365B1 (ko) * 2001-10-25 2004-12-17 매그나칩 반도체 유한회사 매몰 트랜지스터를 갖는 고전압 반도체 소자 및 그 제조방법
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6828609B2 (en) * 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component
DE10157510B4 (de) 2001-11-23 2006-08-10 Robert Bosch Gmbh MOS-Halbleiterbauelement
JP4202149B2 (ja) * 2003-01-28 2008-12-24 ローム株式会社 半導体装置およびその製造方法
JP3742400B2 (ja) * 2003-04-23 2006-02-01 株式会社東芝 半導体装置及びその製造方法
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
GB0327791D0 (en) * 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
DE10361715B4 (de) * 2003-12-30 2010-07-29 Infineon Technologies Ag Verfahren zur Erzeugung eines Übergangsbereichs zwischen einem Trench und einem den Trench umgebenden Halbleitergebiet
US20080291973A1 (en) * 2004-11-16 2008-11-27 Acco Integrated Ultra-Wideband (Uwb) Pulse Generator
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008546216A (ja) * 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
WO2007042850A1 (en) 2005-10-12 2007-04-19 Acco Insulated gate field-effet transistor having a dummy gate
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8008897B2 (en) * 2007-06-11 2011-08-30 Alpha & Omega Semiconductor, Ltd Boost converter with integrated high power discrete FET and low voltage controller
US7750447B2 (en) 2007-06-11 2010-07-06 Alpha & Omega Semiconductor, Ltd High voltage and high power boost converter with co-packaged Schottky diode
US8021563B2 (en) * 2007-03-23 2011-09-20 Alpha & Omega Semiconductor, Ltd Etch depth determination for SGT technology
US7521332B2 (en) * 2007-03-23 2009-04-21 Alpha & Omega Semiconductor, Ltd Resistance-based etch depth determination for SGT technology
US8456141B2 (en) 2007-06-11 2013-06-04 Alpha & Omega Semiconductor, Inc. Boost converter with integrated high power discrete FET and low voltage controller
DE102007061191B4 (de) * 2007-12-17 2012-04-05 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper
US8928410B2 (en) 2008-02-13 2015-01-06 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US9240402B2 (en) 2008-02-13 2016-01-19 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US7863645B2 (en) * 2008-02-13 2011-01-04 ACCO Semiconductor Inc. High breakdown voltage double-gate semiconductor device
US7969243B2 (en) 2009-04-22 2011-06-28 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US7833862B2 (en) * 2008-03-03 2010-11-16 Infineon Technologies Austria Ag Semiconductor device and method for forming same
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US7808415B1 (en) * 2009-03-25 2010-10-05 Acco Semiconductor, Inc. Sigma-delta modulator including truncation and applications thereof
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US7952431B2 (en) * 2009-08-28 2011-05-31 Acco Semiconductor, Inc. Linearization circuits and methods for power amplification
JP2011159763A (ja) * 2010-01-29 2011-08-18 Toshiba Corp 電力用半導体装置
US8532584B2 (en) 2010-04-30 2013-09-10 Acco Semiconductor, Inc. RF switches
JP5110153B2 (ja) * 2010-11-08 2012-12-26 住友電気工業株式会社 半導体装置およびその製造方法
EP2472573A1 (en) * 2011-01-04 2012-07-04 Nxp B.V. Vertical transistor manufacturing method and vertical transistor
US8525268B2 (en) * 2011-02-07 2013-09-03 Monolothic Power Systems, Inc. Vertical discrete device with drain and gate electrodes on the same surface and method for making the same
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
CN103426925B (zh) * 2012-05-14 2016-06-08 上海华虹宏力半导体制造有限公司 低栅极电荷沟槽功率mos器件及制造方法
ITMI20121123A1 (it) * 2012-06-26 2013-12-27 St Microelectronics Srl Transistore mos a gate verticale con accesso ad armatura di campo
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
JP6267102B2 (ja) * 2014-12-10 2018-01-24 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
CN105789329B (zh) * 2014-12-16 2019-03-19 华润微电子（重庆）有限公司 优化结构的空腔型沟槽肖特基功率器件及其制造方法
CN105118775B (zh) * 2015-08-18 2019-02-05 上海华虹宏力半导体制造有限公司 屏蔽栅晶体管形成方法
CN107910266B (zh) * 2017-11-17 2024-02-23 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
CN107910268B (zh) * 2017-11-17 2023-12-26 杭州士兰集昕微电子有限公司 功率半导体器件及其制造方法
TWI791871B (zh) 2019-07-19 2023-02-11 力晶積成電子製造股份有限公司 通道全環繞半導體裝置及其製造方法
TWI707438B (zh) 2019-07-19 2020-10-11 力晶積成電子製造股份有限公司 電路架構
KR102154451B1 (ko) 2019-12-24 2020-09-10 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
JP2024043638A (ja) * 2022-09-20 2024-04-02 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
JP2647884B2 (ja) * 1988-01-27 1997-08-27 株式会社日立製作所 半導体装置の製造方法
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device

Also Published As

Publication number Publication date
US5126807A (en) 1992-06-30
KR920001753A (ko) 1992-01-30

Similar Documents

Publication Publication Date Title
KR950006483B1 (ko) 종형 mos트랜지스터와 그 제조방법
US5242845A (en) Method of production of vertical MOS transistor
JP3082522B2 (ja) 絶縁電極およびその製造方法
JPS6143864B2 (ko)
JP2002270850A (ja) 二重ゲート電界効果トランジスタ
US4887145A (en) Semiconductor device in which electrodes are formed in a self-aligned manner
JP2753155B2 (ja) 縦型ｍｏｓトランジスタとその製造方法
JP3150064B2 (ja) 縦型電界効果トランジスタの製法
JP3502509B2 (ja) Ｃｍｏｓ構造を備えた集積回路及びその製造方法
US5264720A (en) High withstanding voltage transistor
KR19980048922A (ko) 절연 게이트 조임형 구조의 고압 소자
US5506432A (en) Metal nitride oxide semiconductor device
JP3225368B2 (ja) 半導体装置
JP3312683B2 (ja) Ｍｏｓ型半導体装置とその製造方法
JPH0426139A (ja) 半導体装置
JP3152290B2 (ja) 容量素子を含む半導体装置の製造方法
JPH0316154A (ja) 集積回路装置およびその製造方法
KR100200890B1 (ko) 반도체장치 및 그의 제조방법
JPS61226966A (ja) 半導体装置
JP3608520B2 (ja) 半導体装置
JP2611282B2 (ja) メモリ装置の製造方法
JPS63307775A (ja) キャパシタおよびその製造方法
JP2956080B2 (ja) 半導体装置及びその製造方法
JP2002231946A (ja) 絶縁ゲート型電界効果トランジスタ
KR960012916B1 (ko) 반도체장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20030530

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20040616

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20040616

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000