KR950005817B1

KR950005817B1 - Error process apparatus of vlc

Info

Publication number: KR950005817B1
Application number: KR1019930008495A
Authority: KR
Inventors: 이상기
Original assignee: 주식회사금성사; 이헌조
Priority date: 1993-05-18
Filing date: 1993-05-18
Publication date: 1995-05-31
Anticipated expiration: 2013-05-18
Also published as: KR940027332A

Abstract

내용 없음.No content.

Description

Error processing device of variable length code decoder

제1도는 본 발명 가변장 부호 복호기의 에러 처리 장치 블럭도.1 is a block diagram of an error processing apparatus of a variable length code decoder of the present invention.

제2도는 제1도에 있어서, 에러 처리부의 블럭도2 is a block diagram of an error processing unit in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 초기화부(Initializer) 2, 4 : 선입선출부(FIFO)1: Initializer 2, 4: FIFO

3 : 가변장 복호부 5 : 계수 발생부3 variable length decoder 5 coefficient generator

6 : 에러 데이타처리부 7, 9 : 제1,제2선입선출제어부6: Error data processing unit 7, 9: 1st, 2nd first-in first-out control unit

8 : 에러처리부 81, 82, 84 : 래치8: error handling unit 81, 82, 84: latch

83, 85, 86 : 디플립플롭, 87 : 비교기83, 85, 86: flip-flop, 87: comparator

88 : 인버터88: inverter

본 발명은 가변장 부호 복호기(Variable Length Code Decoder)의 에러 처리에 관한 것으로 특히, 가변장 부호의 데이타를 복호항에 따라 데이타중에 혼입된 에러를 찾아 처리함으로써 에러의 파급 효과를 최소화하는 가변장 부호 복호기의 에러 처리 장치에 관한 것이다.The present invention relates to error processing of a variable length code decoder, and more particularly, to a variable length code that minimizes the effects of error by finding and processing an error mixed in data according to a decoding term. The decoder relates to an error processing apparatus.

종래 가변장 부호 복호기는 전송된 데이타를 복호항에 따라 에러가 발생하면 전송 데이타 속도와 가변장부호의 디코딩 속도사이에 완충 증폭 역할을 하는 선입선출부(FIFO)를 리세트시킨후 새로운 시작점을 찾아 데이타를 저장하고 가변장 부호의 데이타를 디코딩하게 된다.The conventional variable length code decoder finds a new starting point after resetting the first-in, first-out (FIFO) function as a buffer amplification between the transmission data rate and the decoding rate of the variable length code when an error occurs according to the decoding term of the transmitted data. It stores the data and decodes the data of variable length code.

그러나, 종래에는 선입선출부에 여러 프레임의 데이타가 저장되어 있기 때문에 전송 데이타에 에러가 발생되면 에러의 파급 효과가 여러 프레임의 영상에 나타나는 문제점이 있었다.However, conventionally, since several frames of data are stored in the first-in, first-out part, when an error occurs in the transmission data, there is a problem in that an error propagation effect appears in an image of several frames.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 에러를 검출하면 에러 검출신호를 출력항에 따라 선입선출부의 저장 데이타를 한 워드씩 읽어 디코딩하고 에러에 의한 템포럴 레퍼런스(Temporal Reference)를 선입선출부의 저장 데이타에 의한 텀포럴 레퍼런스(Temporal Rference)와 비교함에 따라 데이타의 혼입 에러를 처리하는 가변장 부호 복호기의 에러 처리 장치를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.According to the present invention, when an error is detected, the error detection signal is read and decoded by the word of the first-in first-out unit one word according to the output term, and the temporal reference due to the error is stored in the first-in first-out unit. An error processing apparatus of a variable-length code decoder that processes data mixing errors in comparison with a temporal reference by data is created. The detailed description will be given below with reference to the accompanying drawings.

제1도는 본 발명 가변장 부호 복호기의 에러 처리 장치 블럭도로서 이에 도시한 바와 같이, 디포메터(Defonnatter)에서 입력되는 데이다(Vi)를 영상 시작 코드(PSC)를 검출하기 위해 정렬하고 상기 영상 시작 코드(PSC)를 검출함에 따라 라이트 신호(WR₁)를 출력하는 초기화부(Initializer)(l)와, 라이트신호(WR₁)에 따라 상기 초기화부(1)의 출력(Data₁)을 워드 단위로 순차 저장하고 리드신호(RD₁)에 따라 저장데이타(Data₂)를 워드 단위로 순차 출력하는 선입선출부(2)와, 이 선입선출부(2)의 출력(Data₂)을 복호화하는 가변장 복호부(3)와, 이 가변장 복호부(3)의 에러 신호(Err₁), 프레임 번호(TR₁) 및 영상 시작 검출신호(D_PRC)를 연산하여 에러 검출 신호(Derr)를 출력하여 타프레임의 에러 전파를 방지하는 에러 처리부(8)와, 이 에러 처리부(8)의 출력(Derr) 및 상기 가변장 븍호부(3)의 출력(V₁)을 연산하여 상기 선입선출부(2)에 리드신호(RD₁)를 출력하는 제1선입선출 제어부(7)와, 상기 가변장 복호부(3)의 출력(MB)(M.V)(rlc)을 워드 단위로 순차 저장, 출력하는 선입선출부(4)와, 상기 에러 처리부(8)의 출력(Err₂)에 따라 상기 선입선출부(4)의 라이트 동작을 디스에이블시키는 제2 선입선출 제어부(9)와, 상기 선입선출부(4)의 런레벨 계수(rlc)를 연산하여 이산 코사인 변환 계수를 발생시키는 계수 발생부(5)와, 상기 에러 처리부(8)의 출력(Cerr)에 따라 상기 선입선출부(4)의 출력(MB)(M.V) 및 계수 발생부(5)의 출력(C_DCT)을 클리어시키는 에러 데이타 처리부(6)로 구성한다.FIG. 1 is a block diagram of an error processing apparatus of a variable length code decoder according to the present invention. As shown in FIG. 1, an input Vi of a variable length decoder is arranged to detect an image start code PSC and the image is input. Initiator ₁ outputting the write signal WR ₁ as the start code PSC is detected, and output Data ₁ of the initializer 1 according to the write signal WR ₁ . _First- in-first-out unit 2 which sequentially stores the data in units of units and sequentially outputs the stored data Data ₂ in word units according to the read signal RD ₁ , and decodes the output Data ₂ of the first-in-first-out unit 2. The variable length decoder 3 and the error signal Err ₁ , the frame number TR ₁ and the image start detection signal D _PRC of the variable length decoder 3 are calculated to calculate an error detection signal Derr. An error processing unit 8 for outputting and preventing error propagation of other frames, an output Derr and the variable length of the error processing unit 8; The first-in, first-out control unit 7 that calculates the output V ₁ of the signal unit 3 and outputs the read signal RD ₁ to the first-in first-out unit 2, and the variable length decoding unit 3. The write-in of the first-in-first-out part 4 according to the first-in-first-out part 4 which sequentially stores and outputs output MB (MV) (rlc) in word units, and the output Err ₂ of the error processing part 8. A second first-in first-out control unit 9 for disabling an operation, a coefficient generator 5 for calculating discrete cosine transform coefficients by calculating a run level coefficient rlc of the first-in first-out unit 4, and the error processing unit ( According to the output (Cerr) of 8), it consists of the error data processing part 6 which clears the output MB (MV) of the said first-in-first-out part 4, and the output C _DCT of the coefficient generator 5.

상기 에러 처리부(8)는 제2도에 도시한 바와 같이, 가변장 복호부(3)의 출력(Err₁)(D_PRC)에 따라 세트, 리세트되어 에러 검출신호(Derr)를 선입선출 제어부(7)에 출력하는 디플립플롭(83)과, 상기 가변장 복호부(3)의 출력(TR₁)을 래치시키는 래치(81)와, 상기 에러 신호(Err₁)를 래치 인에이블 신호로 받아 상기 레치(81)의 출력을 래치시키는 래치(82)과, 선입선출부(4)의 출력(TR₂)를 래치시키는 레치(84)와, 이 래치(84)의 출력(TR₂)과 상기 래치(82)의 출력(TR_a)을 비교하여 비교신호(C_ab)에 따라 상기 래치(82)를 클리어하는 비교기(87)와, 이 비교기(87)의 출력(c_ab)을 연산하여 에리 제어신호(Cerr)를 에러 데이타 처리부(6)에 출력하는 디플립플롭(86)과, 상기 에러 신호(Err₁)를 반전시켜 상기 선입선출부(4)에 에러 검출 비트 신호(Berr)로 출력하는 인버터(88)와, 상기 에러 신호(Err₁)를 연산하여 선입선출 제어부(9)에 에러 신호(Err₂)를 출력하는 디플립플릅(85)으로 구성한 것으로, 이와 같이 구성한 본 발명 가변장 부호 복호기의 작용 및 효과를 상세히 설명하면 다음과 같다.As shown in FIG. 2, the error processing unit 8 is set and reset in accordance with the output Err ₁ (D _PRC ) of the variable length decoding unit 3, and the first-in first-out control unit of the error detection signal Derr. A deflip-flop 83 to be output to (7), a latch 81 to latch the output TR ₁ of the variable-length decoder 3, and the error signal Err ₁ as a latch enable signal. receiving the output (TR ₂₎ of the latch (84), and a latch 84 which latches the output (TR ₂₎ of the latch (82), a first-in-first-out unit (4) for latching an output of the latch 81 and the Comparator 87 for clearing the latch 82 according to the comparison signal (C _ab ) by comparing the output (TR _a ) of the latch 82, and calculates the output (c _ab ) of the comparator 87 The deflip-flop 86 which outputs the Erie control signal Cerr to the error data processing part 6, and inverts the said error signal Err ₁ to the first-in first-out part 4 as an error detection bit signal Berr. An inverter 88 to output, and Signal (Err ₁₎ to be calculated is configured as D flip-peulreup (85) for outputting an error signal (Err ₂₎ on a first-in-first-out control section 9, chapter the invention the variable such a structure described in detail the operation and effect of the code decoder Is as follows.

가변장 코딩(Varlable Length Codlng)된 입릭 데이타(Vi)는 데이타 코드들이 시간 분할 압축되어 이 데이타를 복호하는 가변장 부호 복호기(Variable Length Coding Decoder)는 픽셀 클럭보다 더 빠른 속도로 동작되어야 하는데 한 프레임의 데이타는 명상 시간 코드(PSC; Picture Start Dode)로 시작하고 영상 종료 고드(EOP; end of Picture Code)로 끝나게 구성된다.Variable Length Codlng-based data (Vi) is a variable-length decoder that decodes the data codes by time division compression so that it must be operated at a faster speed than the pixel clock. The data of is composed of starting with a Meditation Time Code (PSC) and ending with an End of Picture Code (EOP).

초기화부(Initializer)(1)는 디포멧터(Deformatter)에서 입력되는 압축 데이타(Vi)중에서 영상 시작 코드(PXD)를 검출하는 시점부터 라이트 신호(WR₁)를 인에이블시켜 재정렬된 데이타(Data₁)를 선입선출부(2)에 저장하는데 모든 영상 시작 코드(PSC)의 최대 유효 비트(MSB)가 상기 선입선출부(2)의 최대 유효 비트(MSB)가 되도록 저장하게 된다.The initializer 1 enables the write signal WR ₁ to be rearranged by enabling the write signal WR ₁ from the time point of detecting the image start code PXD among the compressed data Vi input from the deformatter. ₁ ) is stored in the first-in first-out unit 2 so that the most significant bit MSB of all the image start codes PSC is the maximum valid bit MSB of the first-in first-out unit 2.

이때, 선입선출부(2)가 리드신호(RD₁)에 따라 저장 데이타(Data₂)를 출력하면 가변장 복호부(VLD)(3)는 상기 데이타(Data₂)를 에러 발생시 다음의 영상 시작 코드(PSC)를 빨리 찾도록 한 워드 단위로 복호하여 매크로 블럭 형대의 데이타(MB), 움직임 벡터(M.V) 및 런레벨 계수(rlc)를 선입선출부(4)에 순차 저장하고 데이타 길이 신호(V1)를 제1선입선출 제어부(7)에 출력하게 되며 영상 종료 코드(EOP)를 검출하면 정상적인 한 프레임의 데이타가 복호되었음을 판별하게 된다.At this time, when the first-in first-out part 2 outputs the stored data Data ₂ according to the read signal RD ₁ , the variable length decoder VLD 3 starts the next image when the data Data ₂ generates an error. Decoded in units of words to quickly find the code (PSC), and sequentially stores the data (MB), the motion vector (MV), and the run level coefficient (rlc) of the macroblock type in the first-in, first-out portion 4, and the data length signal (V1). ) Is output to the first-in, first-out control unit 7, and when the image end code (EOP) is detected, it is determined that the data of a normal one frame is decoded.

그런데, 가변장 복호부(3)가 선입선출부(2)의 출력(Data₂)을 한 워드씩 복호하는 중에 에러가 발생하면 에러 처리부(8)에 고전위인 에러 신호(Err₁)를 출력함과 아울러 프레임 번호(TR₁)를 출력하게 된다.However, if an error occurs while the variable length decoding unit 3 decodes the output Data ₂ of the first-in-first-out unit one word by word, the high-frequency error signal Err ₁ is output to the error processing unit 8. In addition, the frame number TR ₁ is output.

이때, 에러 처리부(8)는 고전위인 에러 신호(Err₁)에 의해 디플립플롭(83)이 세트되어 영상 시작 검출 신호(D_ORC)가 입력될때까지 고전위의 에러 검출 신호(Derr)를 출력하고 상기 출력신호(Dree)를 입력받은 제1선입선출 제어부(7)는 리드신호(RD₁)를 출력하여 선입선출부(2)에서 한 워드 단위로 데이타(Data₂)가 가변장 복호부(3)에 출력되게 한다.At this time, the error processing unit 8 outputs the high potential error detection signal Derr until the de-flop 83 is set by the high potential error signal Err ₁ and the image start detection signal D _ORC is input. The first first-in first-out control unit 7 that receives the output signal Dree outputs the read signal RD ₁ so that the data Data ₂ is converted into a variable-length decoding unit in one word unit from the first-in first-out unit 2. To 3).

그리고, 가변장 복호부(3)의 출력(TR₁)은 선입선출부(4)에 저장됨과 동시에 에러 처리부(8)에 입력되어 래치(81)를 통해 에러 신호(Err₁)가 래치 이블 신호로 입력되는 래치(82)에서 일정시간 래치되는데 상기 프레임 번호(TR)는 일정 프레임 그룹내의 프레임 번호로서 20개의 프레임 그룹을 사용할 경우 0∼19까지 계수함으로 5비트가 사용된다.The output TR ₁ of the variable length decoder 3 is stored in the first-in, first-out part 4 and input to the error processor 8 so that the error signal Err ₁ is latched through the latch 81. The latch number is latched for a predetermined time, and the frame number TR is a frame number within a certain frame group. When 20 frame groups are used, 5 bits are used by counting from 0 to 19.

또한, 가변장 복호부(3)에서 에러 신호(Err₁)를 출력하면 에러 처리부(8)의 래치(85)를 통해 에러 신호(Err₂)를 입력받은 제2선입선출 제어부(9)가 라이트 신호(WR₂)를 출력하여 상기 에러 신호(Err₁)가 인버터(88)를 통해 반전된 에러 검출 비트(Berr)를 선입선출부(4) 및 임의의 데이타(MB)(M . V)(rlc)들과 한번 라이트시키고 상기 가변장 복호부(3)가 새로운 프레임 데이타를 복호하는 시점에서 발생된 복호시작 신호(Ds)가 입력될 때까지 상기 선입선출부(4)의 라이트 동작을 방지한다In addition, when the variable length decoding unit 3 outputs the error signal Err ₁ , the second first-in first-out control unit 9 that receives the error signal Err ₂ through the latch 85 of the error processing unit 8 writes it. Outputs a signal WR ₂ so that the error detection bit Berr in which the error signal Err ₁ is inverted through the inverter 88, and the first-in first-out part 4 and the arbitrary data MB (M.V) ( rlc) is written once and the write operation of the first-in, first-out unit 4 is prevented until the decoding start signal Ds generated at the time when the variable-length decoding unit 3 decodes new frame data is input.

즉, 에러 검출 비트(Berr)는 가변장 복호부(3)에서 복호된 각 데이타(MB)(M. V)(rlc)들의 에러를 인덱스(index)하는 비트로서 상기 가변장 복호부(3)가 복호 동작 중 에러를 검출하면 "0"으로 리세트되는데 선입선출부(4)에 저장된 각각의 에러 검출 비트(Berr')를 각 데이타(MB)(M. V)(rlc)의 프레임 동기 신호에 동기시켜 읽을 때 에러 발생으로 제2선입선출 제어부(9)가 각각의 에러 검출 비트(Berr')를 점검하여 "0"인 데이타를 검출하면 "0"인 데이타가 있는 상기 선입선출부(4)의 저장 영역의 리드 동작을 다음 프레임 동기 신호가 시작될 때가지 방지한다.That is, the error detection bit Berr is a bit for indexing an error of each of the data MBs (M. V) (rlc) decoded by the variable length decoding unit 3 and the variable length decoding unit 3. Detects an error during the decoding operation, it is reset to "0", and each error detection bit Berr 'stored in the first-in-first-out part 4 is set to the frame synchronization signal of each data MB (M.V) (rlc). The first-in-first-out part 4 having the data of "0" is found when the second first-in-first-out control unit 9 checks each error detection bit Berr 'and detects data "0" due to an error occurring when the data is read in synchronization. Read operation of the storage area is prevented until the next frame synchronizing signal is started.

이때, 가변장 복호부(3)의 프레임 변호(tr)가 래치(81), (82)를 통해 래치된 신호(TR_Q)와 상기 신호(TR₁)가 선입선출부(4)에 저장된 후 출력되어 래치(84)를 통해 래치된 신호(TR_b)가 비교기(87)에서 비교됨에 따라 일치하면 저전위인 에러 제어신호(Cerr)를 에러 데이타 처리부(6)에 출력하게 된다.At this time, after the frame defense (tr) of the variable length decoding unit 3, the latch 81, the signal latched through (82) (TR _Q) and the signal (TR ₁₎ is stored in a first-in, first-out parts 4 When the signal TR _b outputted and latched through the latch 84 is compared by the comparator 87, the error control signal Cerr having a low potential is output to the error data processing unit 6.

따라서, 에러 데이타 처리부(6)는 선입선출부(4)의 출력(NIB)(M.V)과 상기 선입선출부(4)의 출력(rlc)을 연산한 계수 발생부(5)의 이산 코사인 변환 계수(C_DCT)를 앤드게이트(AN₁), (AN₂), (AN₃)에서 에러 처리부(8)의 에러 제어 신호(Cerr)와 앤딩하여 데이타 신장부(Decompressor)에 출력하는데 에러 발생에 따라 상기 에러 제어 신호(Cerr)가 저전위가 되면 상기 데이타(MB)(M. V)(C_DCT)를 "0"으로 클리어시켜 출력함으로 에러가 발생된 프레임을 이전 프레임의 데이타로 대체시켜 에러를 제거하게 되고 다음 프레임의 동기신호 시작 시점에서 선입선출부(4)의 데이타를 읽음으로써 새로운 프레임의 처음 데이타부터 처리하게 된다.Therefore, the error data processing section 6 calculates the discrete cosine transform coefficients of the coefficient generator 5 that computed the output NIB (MV) of the first-in first-out section 4 and the output rlc of the first-in first-out section 4. Ending the (C _DCT ) with the error control signal (Cerr) of the error processing unit 8 at the AND gates (AN ₁ ), (AN ₂ ), and (AN ₃ ), and outputs it to the data decompressor. When the error control signal Cerr becomes low, the data MB (M. V) (C _DCT ) is cleared to "0" and outputted by replacing the frame in which the error occurs with the data of the previous frame. The first data of the first frame is processed by reading the data of the first-in first-out part 4 at the start of the synchronization signal of the next frame.

상기에서 상세히 설명한 바와 같이 본 발명 가변장 부호 복호기의 에러 처리 장치는 전송 데이타에 에러가 발생하면 선입선출부의 리드 및 라이트 동작을 제이하고 에러가 발생된 프레임을 이전 프레임의 데이타로 대체한후 새로운 프레임을 처리함으로써 에러의 파급 효과를 하나의 프레임에 한정시키게 된다. 이에 따라, 데이타 복호중 발생되는 에러를 최소화함으로써 더욱 정확한 영상을 처리할 수 있는 효과가 있다.As described in detail above, the error processing apparatus of the variable length code decoder of the present invention eliminates read and write operations of the first-in first-out part when an error occurs in the transmission data, replaces the frame in which the error occurs with data of the previous frame, and then adds a new frame. By processing the error, the ripple effect of the error is limited to one frame. Accordingly, there is an effect that can process a more accurate image by minimizing the error generated during data decoding.

Claims

An initialization unit 1 for sorting the compressed input image data Vi and outputting the write signal WR ₁ and the data Data ₁ at the time of detecting the image start code PSC, and the output of the initialization unit 1 _First-in first-out unit 2 for sequentially storing and outputting Data ₁ according to the write / read signal WR ₁ / RD ₁ , and variable-length decoding for decoding the output Data ₁ of the first-in first-out unit 2. _First-in , first-out for outputting the read signal RD ₁ to the first-in, first-out section 2 in accordance with the section 3, the output V ₁ of the variable length decoding section 3, and the error detection signal Derr. The control unit 7 and the outputs MB, MV, rrl and the error emission signal Berr of the variable length decoder 3 are sequentially stored according to the write / read signal WR / RD ₂ . The first-in first-out section 4 for controlling the write / read operation of the first-in first-out section 4 according to the first-in first-out section 4 to be output, the error signal Err ₂ , and the first-in first-out section 4. Discrete Cosine Transform by Computing Output (rlc) Be (C _DCT), the output of the coefficient generator 5, and the coefficient generator 5, to output (C _DCT) and a control output (NIB) (M. V) of the first-in-first-out unit (4) Error An error detection signal (Derr) is supplied to the first-in first-out control unit (7), (9) in accordance with the error data processing unit (6) that performs arithmetic combining according to the signal (Cerr), and the output (Err ₁ ) of the variable length decoding unit (3). The error control signal 8 outputs the error control signal Cerr from the error data processing part 6 by outputting the error signal Err ₂ and comparing the frame numbers TR ₁ and TR ₂ , respectively. An error processing apparatus comprising: a variable length code decoder;

The error processor 8 of claim 1, wherein the error processor 8 outputs an error detection signal Derr in response to an error signal Err ₁ and an image start detection signal D _PRC , and the error signal ( A deflip-flop 85 for outputting an error signal Err ₂ by holding Err ₁ ) for a predetermined time and a latch for latching the frame number TR ₁ through the latch 81 according to the error signal Err ₁ . A latch 84 for latching the output TR ₂ of the first-in, first-out part 4 storing the frame number TR ₁ , the output TR _b of the latch 84, and the latch. Comparator 87 for comparing the output (TR _Q ) of the 82 and the de-flip flop 86 for outputting the error control signal (Cerr) in accordance with the output (CQ _b ) of the comparator 87 An error processing apparatus for a variable length code decoder, characterized by the above-mentioned.