[go: up one dir, main page]

KR950002745B1 - 탭 패키지 - Google Patents

탭 패키지 Download PDF

Info

Publication number
KR950002745B1
KR950002745B1 KR1019920010977A KR920010977A KR950002745B1 KR 950002745 B1 KR950002745 B1 KR 950002745B1 KR 1019920010977 A KR1019920010977 A KR 1019920010977A KR 920010977 A KR920010977 A KR 920010977A KR 950002745 B1 KR950002745 B1 KR 950002745B1
Authority
KR
South Korea
Prior art keywords
lead
base film
package
inner lead
tab
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019920010977A
Other languages
English (en)
Other versions
KR940001365A (ko
Inventor
윤진현
윤종상
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019920010977A priority Critical patent/KR950002745B1/ko
Publication of KR940001365A publication Critical patent/KR940001365A/ko
Application granted granted Critical
Publication of KR950002745B1 publication Critical patent/KR950002745B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

내용 없음.

Description

탭 패키지
제1도는 종래 기술에 따른 일실시예를 나타내는 스트레이트(Straight)형 내부 리이드를 갖는 탭 패키지의 평면도,
제2도는 종래 기술에 따른 탭 패키지의 확장형 내부리이드를 나타내는 요부 확대도,
제3도는 이 발명에 따른 일실시예를 나타내는 지지형 내부 리이드의 요부 확대도,
제4도는 이 발명에 따른 탭 패키지의 다른 실시예를 나타내는 분할(Split)형 내부 리이드의 요부확대도이다.
이 발명은 반도체 칩등의 전자부품을 인쇄회로기판에 실장하는데 적합한 탭 패키지(TAB)에 관한 것으로, 특히 열적 스트레스에 의하여 베이스 필름의 가장자리에서 발생되는 리이드의 취약성을 보강하기 위하여 지지형 또는 분할형 리이드가 베이스 필름의 가장자리에 형성되는 탭 패키지에 관한 것이다.
일반적으로, IC 또는 LSI등의 반도체 칩은 두께가 매우 얇고 크기도 매우 작으므로 인쇄회로기판에 직접 장착하기 어렵다. 이로 인하여 반도체 칩은 반도체 패키지에 밀봉되어 인쇄회로기판에 장착된다. 이 반도체칩용 패키지의 기본형은 반도체 칩이 방열판 금속인 히이트 싱크상에 장착되며 본딩 와이어에 의해 반도체칩의 전극단자인 패드와 외부회로 접속용 리이드가 접속되어 있는 구조를 갖는다. 상기 외부 회로 접속용 리이드는 반도체 칩용 패키지의 외부로 지네의 발같이 되어 있어 이를 핀(PIN)이라고 호칭되기도 한다. 이와같은 반도체 칩용 패키지는 핀이 상기 반도체 칩용 패키지의 양변으로부터 수직아래방향으로 돌출하고 있는 듀얼 인 라인 패키지(DIP) 방식과 상기 핀이 상기 반도체 칩용 패키지의 4변으로부터 돌출하고 있는 쿼드플랫 패키지(QFP) 방식이 주류를 이루고 있다. 상기 쿼드플랫 패키지(GFP) 방식은 핀수를 듀얼 인라인 패키지(DIP) 방식보다 비교적 많이 형성할 수 있으므로 인쇄회로기판상의 실장밀도를 약간 더 높일 수 있는 이점이 있다. 그러나, 최근 전자기기는 고기능화, 대용량화, 소형화 및 박형화로 대표되는 경박단소화의 추세에 있으며 반도체 칩도 이에 대응하여 고집적화, 다핀(PIN)화, 고속화, 다기능화, 고신뢰성 및 표면실장형으로 진전되고 있다. 이러한 추세에 따라 반도체 칩용 패키지도 박형 패키지화, 다핀화 및 외부 리이드의 미세 피치(fine pitch)화에 촛점을 맞추어 개발이 요구되고 있다. 이러한 요구에 따라 개발된 TQFP(Thin Qund FIat Package), TSOP(Thin Small Outline Package) 및 TAB(Tape Automated Bonding)등의 방식이 각광받기 시작했다. 이들 중 TQFP와 tsop의 방식은 기존의 패키지 조립공저을 이용하여 제조될 수 있으나 tab의 방식은 리드프레임과 도선역할을 하는 금속패턴이 베이스 필름상에 형성되고 금속으로 이루어진 범프(bump)에 의하여 베이스 필름상의 금속패턴과 반도체 칩의 패드를 본딩(bonding)하는 표면 실장형 패키지 기술의 일종으로서 본딩 와이어(bonding wire)를 사용하는 방식과는 전혀 다른 진보된 기술이며 소형 계산기, 전탁, LCD 및 컴퓨터등에 주로 이용되고 있다.
제1도는 종래 기술에 따른 일실시예를 나타내는 스트레이트형 내부 리이드를 갖는 탑 패키지의 평면도이다. 이 탭 패키지 방식은 스프로킷 구멍(1)이 형성된 테이프로 이루어지며, 이 테이프는 폴리이미드, 폴리에스텔, 폴리에테르술폰(PES), 폴리파라아닉산(PPA)등의 베이스 필름(3)이 사용되고 그 위에 부착된 구리박막을 포토에칭하여 구리박막의 내부 리이드(5), 외부 리이드(7) 및 테스트용 패드(9)로 구성된 리이드부를 형성시킨 것이다. 여기서, 일반적으로 행하여지고 있는 탭 패키지의 형성공정을 좀 더 상세히 살펴보면, 상기 베이스 필름(3)에 디바이스 구멍(11)과 외부 리이드 홈(13)을 펀칭가공한 후 회로를 형성하는 금속인 18-35μm 두께의 구리박막을 전면에 형성한다. 이어서 상기 구리박막에 감광막의 도포, 노광 및 현상 공정을 실시하여 감광막의 패턴을 형성하고 상기 감광막의 패턴을 이용하여 노출된 영역의 구리박막을 에칭한 후 상기 감광막의 패턴을 제거한다. 따라서 상기 감광막의 패턴에 의해 내부 리이드(5), 외부 리이드(7) 및 테스트 패드(9)가 형성된다. 이때, 베이스 필름(3)의 중앙부가 펀칭되어 반도체 칩을 탑재하는 디바이스 구멍(11)에 부분적으로 돌출된 내부 리이드(5)는 베이스 필름(3)의 가장자리 근처에서 스트레이트(Straight)형으로 형성된다. 상기 스트레이트형 내부 리이드(15)의 폭은 디바이스 구멍(11)의 중앙부와 베이스 필름(3)의 가장자리에서 모두 동일하다. 또한, 내부 리이드(5)는 제2도에 도시한 바와 같이 베이스필름(3)의 가장자리 근처에서 확장형으로 형성될 수도 있다. 상기 확장형 내부 리이드(25)의 폭은 디바이스구멍(11)의 중앙부에서보다 베이스 필름(3)의 가장자리에서 더 넓게 된다. 그리고, 내부 리이드(5)는 필요에 따라 도금이라는 공정을 거치게 된다.
한편, 반도체 칩의 전극에는 통상적으로 상기 내부 리이드(5)에 결합하기 위한 범프(bump)가 Au로 형성되어 있다. 그리하여 상기 반도체 칩은 열압착(thermo-compression) 방식에 의해 눌러퍼진 상기 범프로 내부 리이드(5)와 접합된다. 그리고 인쇄회로기판 또는 LCD 판넬은 상기 열압착 방식에 의해 눌러퍼진 상기 범프로 외부 리이드(7)와 접합된다. 따라서, 종래 기술에 따른 내부 리이드는 상기 내부 리이드가 형성된 후 통상적으로 실시되는 내부 리이드 본딩공정, 코팅공정, 경화(curing) 공정 및 외부 리이드 본딩공정과 TAB의 환경시험에 의해 많은 열적 스트레스를 받게 되므로 베이스 필름과 구리박막 패턴을 열팽창 계수 차이에 의해 취약한 부분, 특히 베이스 필름의 가장자리 부분에서 리이드의 단선 및 리이드의 크렉이 많이 발생되어 TAB 패키지의 신뢰성이 떨어지게 된다.
이 발명은 열적 스트레스에 의해 베이스 필름의 가장자리에 발생되는 리이드의 취약성을 보강하기 위하여 TAB 패키지의 신뢰성을 향상시킬 수 있는 지지형 또는 분할형 리이드가 베이스 필름의 가장자리에 형성된 탑(TAB) 패키지를 제공하는데 있다.
이 발명은 상기한 목적을 달성하기 위하여, 반도체 칩을 탑재하는 디바이스 구멍이 형성된 수지제의 베이스 필름과, 상기 베이스 필름의 상부 및 상기 디바이스 구멍의 옆영역에 형성되는 도전금속의 리이드를 갖는 댑 패키지에 있어서, 상기 리이드를 상기 디바이스 구멍과 접하는 상기 베이스 필름의 가장자리 근처에서 지지하는 지지용 리이드를 포함하여 이루어진 것을 특징으로 한다. 또한, 이 발명은 상기한 목적을 달성하기 위하여 반도체 칩을 탑재하는 디바이스 구멍이 형성된 수지제의 베이스 필름과, 상기 베이스 필름의 상부 및 상기 디바이스 구멍의 영역에 형성되는 도전금속의 리이드를 갖는 탭 패키지에 있어서, 상기 리이드를 상기 디바이스 구멍과 접하는 상기 베이스 필름의 가장자리 근처에서 분할(split)하는 분할용 리이드를 포함하여 이루어짐을 특징으로 한다.
이하, 이 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 제1도에 도시한 종래의 예와 동일한 부호는 동일한 부분을 의미한다.
제3도는 이 발명에 따른 일실시예를 나타내는 지지형 내부 리이드의 요부 확대도이다.
탭(TAB) 패키지는 폴리이미드, 폴리에스텔, 폴리에테르 술폰등의 베이스 필름(3)에 디바이스 구멍(11)과 외부 리이드 홈(13)이 펀칭 가공되고, 회로를 형성하는 금속인 구리(또는 구리합금) 박막이 18-35μm의 두께로 전면에 형성된다. 이어서, 상기 구리박막에 감광막의 도포, 노광 및 현상공정을 실시하여 감광막의 패턴을 형성하고 상기 패턴을 이용하여 노출된 영역의 구리박막을 에칭한다. 그리고 상기 패턴의 감광막을 제거한다. 따라서, 내부 리이드(5), 외부 리이드(7) 및 테스트 패드(9)로 구성된 리이드부가 형성된다. 그리고 내부 리이드(5)에는 필요에 따라 Sn 또는 Sn/Pb 또는 Au가 0.3-1.2μm의 두께로 도금(plating)될수도 있다. 이때 베이스 필름의 중앙부가 펀칭되어 반도체 칩을 실장할 수 있는 디바이스 구멍(11)이 부분적으로 돌출된 내부 리이드(5)는 지지형(support type)으로 형성된다. 상기 지지형 내부 리이드(35)에서는 베이스 필름(3)의 가장자리 근처에서 종래의 스트레이트형 내부 리이드가 상기 스트레이트형 내부 리이트의 일측면 또는 양측면에 추가로 형성된 삼각형, 사각형 및 원형의 지지용 내부 리이드(SL)에 의해 지지된다. 또한, 내부 리이드(5)는 제4도에 도시한 바와 같이 베이스 필름(3)의 가장자리 근처에서 분할형(split type)으로 형성될 수도 있다. 상기 분할형 내부 리이드(46)는 종래의 스트레이트형 내부 리이드가 베이스필름(3) 근처에서 삼각형, 사각형, 육각형 및 원형으로 분할된 분할용 리이드(SP)가 형성된 것이다. 이후, 반도체 칩은 열압착 방식에 의해 눌러퍼진 범프로 내부 리이드(5)와 접합된다.
따라서, 이 발명에 따른 탭 패키지의 내부 리이드는 지지형 또는 분할형으로 형성되어 있는 베이스 필름의 가장자리 근처에서 베이스 필름과 내부 리이드 사이의 접착력이 증대되므로 상기 내부 리이드가 형성된후 통상적으로 실시되는 내부 리이드 본딩공정, 코팅공정, 경화공정 및 외부리이드 본딩공정과 탭 패키지의 환경시험에 의해 베이스 필름의 가장자리 근처에서 주로 발생되는 리이드의 단선 및 리이드의 크랙이 방지되어 탭 패키지의 신뢰성이 향상된다. 또한, 상기 내부 리이드는 휘어짐이 방지되어 작업손실을 방지하는 효과가 있게 된다.
이 발명은 상기한 실시예에 한정되지 않으며 또한 이 발명은 이 발명의 사상내에서 이 분야의 통상의 지식을 가진자에 의해 외부 리이드 홈에 인접한 베이스 필름의 가장자리에도 적용할 수 있음은 명백하다.

Claims (5)

  1. 반도체 칩을 탑재하는 디바이스 구멍이 형성된 수지제의 베이스 필름과, 상기 베이스 필름의 상부 및 상기 디바이스 구멍의 영역에 형성되는 도전금속의 리이드를 갖는 탑 패키지에 있어서, 상기 리이드를 상기 디바이스 구멍과 접하는 상기 베이스 필름의 가장자리 근처에서 지지하는 지지용 리이드를 포함하는 탭 패키지.
  2. 제1항에 있어서, 상기 지지용 리이드는 스트레이트형 내부 리이드의 일측면 또는 양측면에 형성되는 탭 패키지.
  3. 제2항에 있어서, 상기 지지용 리이드는 삼각형, 사각형 또는 원형으로 형성되는 탭 패키지.
  4. 반도체 칩을 탑재하는 디바이스 구멍이 형성된 수지제의 베이스 필름과, 상기 베이스 필름의 상부 및 상기 디바이스 구멍의 영역에 형성되는 도전금속의 리이드를 갖는 탑 패키지에 있어서, 상기 리이드를 상기 디바이스 구멍과 접하는 상기 베이스 필름의 가장자리 근처에서 분할(split)하는 분할용 리이드를 포함하는 탑 패키지.
  5. 제4항에 있어서, 상기 리이드는 삼각형, 사각형, 원형 또는 육각형으로 분할되는 탭 패키지.
KR1019920010977A 1992-06-24 1992-06-24 탭 패키지 Expired - Fee Related KR950002745B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920010977A KR950002745B1 (ko) 1992-06-24 1992-06-24 탭 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920010977A KR950002745B1 (ko) 1992-06-24 1992-06-24 탭 패키지

Publications (2)

Publication Number Publication Date
KR940001365A KR940001365A (ko) 1994-01-11
KR950002745B1 true KR950002745B1 (ko) 1995-03-24

Family

ID=19335157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920010977A Expired - Fee Related KR950002745B1 (ko) 1992-06-24 1992-06-24 탭 패키지

Country Status (1)

Country Link
KR (1) KR950002745B1 (ko)

Also Published As

Publication number Publication date
KR940001365A (ko) 1994-01-11

Similar Documents

Publication Publication Date Title
US6229711B1 (en) Flip-chip mount board and flip-chip mount structure with improved mounting reliability
US5854513A (en) Semiconductor device having a bump structure and test electrode
US5177863A (en) Method of forming integrated leadouts for a chip carrier
US5561328A (en) Photo-definable template for semiconductor chip alignment
JPH098205A (ja) 樹脂封止型半導体装置
JPH0621326A (ja) Ｐｃｂ基板上の多重パッケージ・モジュールとその作成方法
JP2001156203A (ja) 半導体チップ実装用プリント配線板
KR0157905B1 (ko) 반도체 장치
JP2830351B2 (ja) 半導体装置の接続方法
KR950002745B1 (ko) 탭 패키지
JP3084648B2 (ja) 半導体装置
JPH07226418A (ja) チップキャリア半導体装置及びその製造方法
JP4359067B2 (ja) スパイラルコンタクタおよびその製造方法
JP3019065B2 (ja) 半導体装置の接続方法
JPH0410635A (ja) フリップチップ実装方法
US6352915B1 (en) Method for manufacturing semiconductor package containing cylindrical type bump grid array
JP2901955B1 (ja) 回路基板、基板実装方法及び回路アセンブリ
JP2652222B2 (ja) 電子部品搭載用基板
KR0161899B1 (ko) 반도체 칩의 범프 형성방법
KR20030072855A (ko) 플립칩 비지에이 반도체 패키지용 인쇄회로기판의범프패드 도금방법
JP2003243569A (ja) 半導体装置およびその製造方法
JP2001223325A (ja) 半導体装置
JP3161648B2 (ja) 電子部品の半田付け方法
JP2867547B2 (ja) 導電突起の形成方法
JP3063733B2 (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

L13-X000 Limitation or reissue of ip right requested

St.27 status event code: A-2-3-L10-L13-lim-X000

U15-X000 Partial renewal or maintenance fee paid modifying the ip right scope

St.27 status event code: A-4-4-U10-U15-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20070228

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20080325

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20080325

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000