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KR940008723B1 - 디램 셀 어레이의 비트라인 분리조절회로 - Google Patents

디램 셀 어레이의 비트라인 분리조절회로 Download PDF

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KR940008723B1
KR940008723B1 KR1019920004294A KR920004294A KR940008723B1 KR 940008723 B1 KR940008723 B1 KR 940008723B1 KR 1019920004294 A KR1019920004294 A KR 1019920004294A KR 920004294 A KR920004294 A KR 920004294A KR 940008723 B1 KR940008723 B1 KR 940008723B1
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bit
dram cell
switching unit
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Inventor
박종훈
Original Assignee
금성일렉트론 주식회사
문정환
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Publication date
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Abstract

내용 없음.

Description

디램 셀 어레이의 비트라인 분리조절회로
제1도는 종래 디램 셀 어레이의 비트라인 분리 조절 회로도
제2도는 종래의 타이밍도
제3도는 본 발명에 따른 디램 셀 어레이의 비트라인 분리 조절 회로도
제4도는 본 발명에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
5,5', 6,6' : 메모리 셀 10,10' : 비트라인 분리 스위칭부
20 : 프리차지 회로 30 : 센스 증폭기
40 : 컬럼 선택 스위부 FET1∼FET20 : 전계효과 트랜지스터
CS1,CS2,/Cb1∼Cb4 : 캐패시터 BL1./BL1,BL1',BL2,/BL2 : 비트라인
본 발명은 디램(DRAM)에 관한 것으로서, 특히 비트라인 분리를 조절하여 디램 동작시 선택되지 않은 비트라인에 연결된 캐패시터의 충전 및 방전 전류를 감소시킴으로써 디램의 전체적인 전력 소모를 절감할 수 있도록 하는 디램 셀 어레이의 비트라인 분리 조절 회로에 관한 것이다.
종래의 디램은 제1도에 도시된 바와 같이 다수의 메모리 셀(5)(5')은 각각의 비트라인(BL1)/(BL1)에 연결되고 비트라인 분리 스위칭부(10)를 통하여 또다른 비트라인(BL1')(/BL1')에 연결된다.
그리고 상기 비트라인(BL1')(/BL1')은 프리차지 회로(20)를 통해 센스증폭기(30)에 입력과 출력단으로 연결되어 있고, 컬럼 선택 스위칭부(40)에 의해 데이타 비스쌍(DB)(/DB)에 연결되며, 상기의 회로가 다수 연결되어 있다.
즉, 제2도의 타이밍도에서와 같이 외부의 로우 어드레스 스토로브 신호(/RAS)와 어드레스 입력신호(AXi)에 따라 프리차지 회로(20)에 의해 비트라인 쌍(BL1,/BL1) (BL1',/BL1')을 프리차지 상태에서 비트라인 프리차지 신호(BPCH)에 따라 해제된다.
또한 선택된 비트라인 분리신호(BS)가 Vcc레벨에서 Vpp레벨(고전압 레벨)로 바뀌고, 비선택된 비트라인 분리신호(BS')는 Vcc레벨에서 접지 레벨로 바뀐다.
그 이후 어드레스(X-Address)에 의해 디코딩된 신호, 즉 워드라인(WL1∼WLn)은 메모리 셀을 선택한다.
예를 들어 디코딩된 신호가 워드라인(WL1)을 선택하게 되면 셀(FET1)이 턴온되고, 이에 따라 저장 캐패시터(CS1)에 충전된 전하가 셀(FET1)을 통하여 비트라인(BL1)에 연결되어 상기 비트라인(BL1)의 기생 캐패시터(Cb1)(Cb3)에 충전된 전하와 전하공유(Charge Sharing)를 하게 된다.
따라서 전하 공유에 의해 비트라인간의 전압 차가 발생된다. 이때 비트라인 센스 증폭기(30)가 인에이블 신호(SP)(SN)에 의해 동작되면 한쌍의 비트라인(BL1)(/BL1)간의 전압 차를 크게 해 주고 메모리 셀(5)에 재 저장하게 된다.
이와 같이 센스 증폭기(30)가 동작하여 한 쌍의 비트라인(BL1)(/BL1)정보를 증폭한 후 Y-어드레스(Y-Address)에 의해 디코딩된 컬럼 선택신호(YSEL)는 컬럼 선택 스위칭부(40)의 FET15, FET16을 턴온시켜 비트라인(BL1)(/BL1)과 데이타 비스(DB) (/DB)를 연결시킴으로써 비트라인의 전압 차가 데이타 버스에 전달된다.
이러한 종래의 디램 셀 어레이의 비트라인 분리 조절회로는 비트라인 센스 증폭기가 동작하면 선택된 비트라인쌍은 각각 1/2Vcc 레벨에서 Vcc 혹은 접지 레벨로 전환되고, 센스 증폭기가 오프시에는 다음 싸이클을 위해 비트라인쌍을 1/2Vcc레벨로 프리차지하게 된다. 이때 선택된 비트라인은 1/2Vcc레벨에서 Vcc 또는 접지 레벨로 전환되어야 하지만 선택된 기준 비트라인은 불필요한 충전 및 방전을 하게 되어 전하(Q=CV=(Cb2+Cb4)1/2Vcc)의 충·방전 전류에 의한 피크(Peak)전류 및 평균 전류를 증가시킴으로써 디램의 전체적인 전력 소모가 증가되는 문제점이 발생하게 된다.
본 발명의 목적은 디램의 전체적인 소비 전력을 감소시키기 위해 디램 셀 어레이로 구성된 다수개의 셀 블럭과, 상기 셀 블럭의 다수개의 셀에 연결되어 있는 다수개의 비트라인과, 상기 다수개의 비트라인을 분리시키는 비트라인 분리 스위칭부와, 상기 비트라인 분리 스위칭부를 통해 접속되어 있는 프리차지회로 및 센스 증폭기와, 상기 센스 증폭기의 출력 신호를 데이탄 버스 라인으로 전송하는 컬럼 선택 스위칭부를 포함하는 디램셀 어레이의 비트라인 분리 조절 회로에 있어서, 상기 비트라인 분리 스위칭부는 제1비트라인 선택 신호에 의해 한 쌍의 비트라인중 하나의 비트라인을 분리시키는 제1스위칭소자와, 또 다른 제2비트라인 선택 신호에 의해 나머지 하나의 비트라인을 분리시키는 제2스위칭소자로 구성하여서 되는 디램셀 어레이의 비트라인 분리 조절 회로를 제공하는 데 있다.
이하 첨부된 도면 제3도 내지 제4도에 의해 상세히 설명하면 다음과 같다.
제3도는 발명의 디램 셀 어레이의 비트라인 분리조절 회로도로서, 다수의 메모리 셀(5)(5')(6)(6')은 각각의 비트라인(BL1/BL1)(BL2,/BL2)에 연결되고, 비트라인 분리 스위칭부(10)는 한 쌍의 비트라인(BL1)(/BL1)의 일측과 또 다른 한쌍의 비트라인(BL1') (/BL1')일측에 각각 연결되어 비트라인 분리신호(BS1)(BS2)에 의해 전기적으로 연결되어 있다.
또한, 다른 비트라인(BL1')(BL1')은 센스 증폭기(30)의 입력이자 출력으로 연결되고, 컬럼 스위칭부(40)에 의해 데이타 버스라인(DB)(/DB)에 전기적으로 연결되어 있다.
제4도는 본 발명의 타이밍도로서, 디램 액세스 회로는 로우 어드레스 스토로브 신호(/RAS)와 어드레스 신호(AXi)에 따라 프리차지회로(20)가 구동하여 각 한 쌍의 비트라인(BL1,/BL1') (BL1',/BL1') (BL2,/BL2)은 1/2Vcc로 프리차지 상태가 되며 비트라인 프리차지 신호(BPCH)에 의해 해제된다.
예를 들면 비트라인(BL1)이 선택되었을 경우에는 선택된 제1비트라인인 분리신호(BS1)는 Vcc레벨에서 Vpp레벨(고전압 레벨)로 바뀌로, 비 선택된 비트라인 분리신호(BS2-BS4)는 Vcc레벨에서 접지 레벨(Vss)로 전환됨으로써 비트라인 분리 스위칭부(10)의 제1스위칭소자(FET19)는 턴온 상태가 된다.
그 이후 X-어드레스에 의해 디코딩된 신호, 즉 워드라인(WL1∼WLn)은 메모리 셀(5)을 선택한다.
예를 들어 디코딩된 신호가 워드라인(WL1)을 선택하게 되면 메모리셀(5)의 FET1이 턴온되고, 이에 따라 저장 캐패시터(CS1)에 충전된 전하가 FET1과 제1스위칭소자(FET19)를 통하여 비트라인(BL1')에 연결되어 비트라인(BL1)(BL1')의 기생 캐패시터(Cb1)(Cb3)(여기에서 Cb1의 캐패시턴스 값은 Cb3의 캐패시턴스 값보다 상대적으로 큰 값으로 구성됨)에 충전된 전하와 전하 공유를 하게된다.
따라서 상기 전하 공유에 의해 비트라인(BL1,/BL1)(BL1',/BL1')간의 전압차가 발생된다. 이때 인에이블신호(SP)(SN)가 "하이"또는 "로우"로 변하면서 센스 증폭기(30)가 동작되면 이러한 전압차를 감지하므로 제4도의 타이밍도에서와 같이 비트라인(BL1')(/BL1')은 1/2Vcc에서 Vcc 혹은 접지 레벨로 증폭되고, 비트라인(BL1) 역시 1/2Vcc 레벨에서 Vcc 혹은 접지 레벨로 증폭되지만 비트라인(/L1)은 제2비트라인 분리신호(BS2)에 의해 비트라인 분리 스위칭부(10)의 제2스위칭소자(FET20)가 오프 상태로 되어 1/2Vcc 레벨을 유지하고 있다.
그 이후 증폭된 비트라인 전압은 메모리셀(5)에 재 저장하고 Y-어드레스에 의해 디코딩된 컬럼 선택신호(YSEL)는 컬럼선택 스위칭부(40)인 FET15, FET16을 턴온시켜 비트라인(BL1')(/BL1')과 데이타 버스(DB)(/DB)를 연결함으로써 상기 비트라인(BL1')(/BL1')의 전압 차를 데이타 버스(DB)(/DB)로 전달하게 되는 것이다.
한편, 비트라인(/BL1)이 선택되었을 경우에는 선택된 제2비트라인 분리신호(BS2)는 Vcc레벨에서 Vpp레벨로 전환되고 비선택된 비트라인 분리신호(BS1,BS3,BS4)는 Vcc레벨에서 접지레벨(Vss)로 됨으로써 비트라인 분리스위칭부(10)의 제2스위칭소자(FET20)는 턴온 상태가 된다.
그 다음 X-어드레스에 의해 디코딩된 신호 즉 워드라인(WLn)을 선택한 상태라면 메모리셀(5')의 FET2가 턴온되고, 이에 따라 저장 캐패시터(CS2)에 충전된 전하가 FET2와 FET20을 통하여 비트라인(/BL1')에 연결되어 비트라인(/L1)(/BL1')의 기생 캐패시터(Cb2)(Cb4)에 충전된 전하와 전하 공유를 하게 되며 상기 전하 공유에 의해 비트라인(BL1,/BL1) (BL1',/BL1')간에 전압차가 발생하게 되며 그 이후의 동작은 전술한 바와 같이 이루어진다.
따라서 센스 증폭기(30)가 온 및 오프시 선택된 기준 비트라인은 정상 동작하여 증폭되지만 비트라인 본리신호(BS1∼BS4)에 의해 차단된 비트라인은 1/2Vcc레벨로 유지되어 캐패시터전하(Q=CV)의 충방전 전류를 없애 피크 전류 및 평균 전류를 줄여 디램의 전체적인 소모전력을 줄일 수 있는 것이다.
이상에서 상술한 바와 같이 본 발명은 제1, 제2비트라인 선택신호에 의해 비트라인 분리 스위칭부의 제1, 제2스위칭소자 중 하나만을 도통시켜 센스 증폭기에 연결하는 회로를 제공함으로써 선택되지 않은 비트라인에 연결된 캐패시터의 충방전을 방지하여 디램의 전체적인 소비 전력을 현저히 감소시킬 수 있는 효과를 제공하게 되는 것이다.

Claims (1)

  1. 디램 셀 어레이로 구성된 다수개의 셀 블럭과, 상기 셀 블럭의 다수개의 셀에 연결되어 있는 다수개의 비트라인과, 상기 다수개의 비트라인을 분리시키는 비트라인 분리 스위칭부와, 상기 비트라인 분리 스위칭부를 통해 접속되어 있는 프라차지회로 및 센스 증폭기와, 상기 센스 증폭기의 출력 신호를 데이타 버스 라인으로 전송하는 컬럼 선택 스위칭부를 포함하는 디램셀 어레이의 비트라인 분리 조절 회로에 있어서, 상기 비트라인 분리 스위칭부는 제1비트라인 선택 신호에 의해 한 쌍의 비트라인중 하나의 비트라인을 분리시키는 제1스위칭소자와, 또다른 제2비트라인인 선택 신호에 의해 나머지 하나의 비트라인을 분리시키는 제2스위칭소자로 구성하여서 되는 디램셀 어레이의 비트라인 분리 조절회로.
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