KR940008203B1

KR940008203B1 - 반도체 기억장치

Info

Publication number: KR940008203B1
Application number: KR1019900012665A
Authority: KR
Inventors: 히로토 나가이
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1989-08-18
Filing date: 1990-08-17
Publication date: 1994-09-08
Anticipated expiration: 2010-08-17
Also published as: JPH0752592B2; US5197028A; JPH0376097A; KR910005314A

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명의 반도체 기억장치의 제1실시예를 나타낸 회로도.

제2도는 제1도에 나타낸 실시예에 있어서 전원전압이 변화한 때의 각 내부노드의 전압변화를 나타낸 그래프.

제3도는 제1도에 도시한 실시예의 각 내부노드의 전원전압 의존성을 나타낸 그래프.

제4도는 본 발명의 반도체 기억장치의 제2실시예를 나타낸 회로도.

제5도는 본 발명에 따른 차동증폭기의 다른 예를 나타낸 회로도.

제6도는 종래의 반도체 기억장치의 회로도.

제7도는 제6도에 도시한 종래의 반도체 기억장치에서의 바이어스회로의 출력노드전위와 부하트랜지스터를 흐르는 전류의 관계를 나타낸 그래프.

제8도는 제6도에 도시한 종래의 반도체 기억장치에 있어서 전원전압이 변동한 때의 각 내부노드의 전압변화를 나타낸 그래프.

제9도는 종래의 반도체 기억장치의 회로도.

제10도는 제9도에 도시한 종래의 반도체 기억장치에서의 바이어스회로의 출력노드 전위와 부하트랜지스터를 흐르는 전류의 관계를 나타낸 그래프.

제11도는 제9도에 도시한 종래의 반도체 기억장치에 있어서 전원전압이 변동한 때의 각 내부노드의 전압변화를 나타낸 그래프.

제12도는 제9도에 도시한 종래의 반도체 기억장치의 각 내부노드의 전원전압 의존성을 나타낸 그래프.

제13도는 제9도에 도시한 종래의 반도체 기억장치에 따른 정전위 발생회로의 다른예를 나타낸 회로도.

제14도는 제13도에 도시한 정전위 발생회로를 이용한 경우의 반도체 기억장치의 각 내부노드의 전원전압 의존성을 나타낸 그래프이다.

* 도면의 주요부분에 대한 부호의 설명

MC_ij(i = 1,…,

, j = 1,…,m×n) : 메모리셀

DE_C: 열디코더 DE_R: 행디코더

WL_i(i = 1,…,

) : 행선 BL_j(j = 1,…,m×n) : 열선

DMC : 더미셀 RMC : 레퍼런스셀(기준셀)

10,22,24 : 바이어스회로 26,30 : 차등폭기

[산업상의 이용분야]

본 발명은 불휘발성 반도체 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, 불휘발성 반도체 기억장치로서, 플로팅게이트를 갖추고 애벌란치 인젝션(avalanche injection)에 의해 플로팅게이트내에 전자를 주입하여 메모리셀에 정보를 기억하는 EPROM이 알려져 있다. EPROM은, 기록된 메모리셀의 문턱치전압이 자외선에 의한 소거상태의 메모리셀의 문턱치전압보다 높아지는 것을 이용하여 메모리셀의 드레인을 소정의 전위로 바이어스하고, 메모리셀에 전류가 흐르는지의 여부를 판단하여 메모리셀의 기억데이터를 독출하도록 된 것이다.

제6도에 종래의 CMOS 구성의 EPROM을 나타내었다. 이 제6도에 있어서

×n×m개의 각 메모리셀(MC_ij: i = 1,…,

; j = 1,…,m×n)은 드레인이 열선(BL_j)에 접속되고, 소오스에 접지선에 접속되며, 제어게이트가 행선(WL_i)에 접속된다. 그리고 n ×m개의 열선(BL_j: Cj = 1,…,m×n)은 컬럼게이트 트랜지스터[(h_i: i = 1,…,m), (g_i: i = 1,…,n)]를 매개해서 바이어스회로(10)의 노드(N1)에 접속되고,

개의 행선(WL_i: i = 1,…,

)중 행어드레스에 대응한 1개의 행선이 행디코더(DE_R)에 의해 선택적으로 구동된다. 또 컬럼 게이트 트랜지스터(h_i,g_i)중 컬럼어드레스에 대응한 각각 1개의 컬럼게이트 트랜지스터의 게이트전극이 열디코더(DE_C)에 의해 선택적으로 구동된다. 바이어스회로(10)는 노드(N1, N2)와 인버터(INV1, INV2), N채널 트랜지스터(이하, 트랜지스터라고 한다 : T4, T8) 및 P채널 부하트랜지스터(이하, 트랜지스터라고 한다 : T9)로 구성되고, 선택된 메모리셀(MC_ij)의 드레인전극이 접속되어 있는 열선(BL_j)의 전위를 바이어스한다. 또, 이 바이어스회로(10)의 출력으로 되는 노드(N2)의 전위는 선택된 메모리셀(MC_ij)의 데이터에 응답하여 진폭(振幅)된다.

바이어스회로(10)에 있어서, 컬럼게이트 트랜지스터에 의해 선택된 열선(BL_j)을 OV에서 제1의 소정치까지 금속 충전하여 메모리셀(MC_ij)의 독출속도를 빠르게 하기 위해, 노드(N1)와 전원(전압치 Vcc)간에 트랜지스터(T4)가 접속된다. 여기서, 상기 제1의 소정치는 선택된 메모리셀(MC_ij)이 소거 상태일 때의 열선(BL_j)의 바이어스된 평형전위를 나타낸다.

트랜지스터(T4)의 게이트전극은, P채널 트랜지스터(T1,T2)와 문턱치전압이 거의 OV근방인 N채널 트랜지스터(T3)로 구성되는 인버터(INV1)의 출력단에 접속된다. 여기서 트랜지스터(T1)의 게이트전극에 칩제어신호(/CE^*)가 부가되어 있는데, 이 칩제어신호(/CE^*)는 반도체 메모리칩이 선택상태일 때에 OV, 비선택상태일 때에 전원전압(Vcc ; =5V)의 값을 취한다. 또, 트랜지스터(T2,T3)의 게이트전극은 노드(N1)에 접속된다. 그리고 노드(N1)의 전위가 상기 제1의 소정치 이하일 때는 트랜지스터(T4)를 도통시키고, 노드(N1)의 전위가 제1의 소정치를 넘을 때는 트랜지스터(T4)를 비도통으로 하도록 인버터(INV1)의 출력이 설정된다.

또, 노드(N1)는 N채널 트랜지스터(T8)를 매개해서 노드(N2)에 접속된다. 그리고 이 트랜지스터(T8)의 게이트전극은 P채널 트랜지스터(T5,T6)와 문턱치전압이 OV근방인 N채널 트랜지스터(T7)로 구성되는 인버터(INV2)의 출력단에 접속된다. 또 트랜지스터(T5)의 게이트전극에 트랜지스터(T1)와 마찬가지로 칩제어신호(/CE^*)가 부가되고 있다. 트랜지스터(T6,T7)의 게이트전극은 노드(N1)에 접속된다. 그리고 노드(N1)의 전위가 제2의 소정치 이하일 때에 트랜지스터(T8)를 도통시키도록 인버터(INV2)의 출력이 설정된다. 여기서, 상기 제2의 소정치는 선택된 메모리셀(MC_ij)이 기록상태일 때의 열선(BL_j)의 바이어스된 평형전위를 나타낸면, 제1의 소정치보다도 크다(예를들면 0.1V정도). 또, 트랜지스터(T9)는 노드(N2)와 전원간에 접속되고, 이 트랜지스터(T9)의 게이트전극은 노드(N2)에 접속되어 있다.

이러한 바이어스회로(10)의 출력인 노드(N2)의 전위는 선택된 메모리셀(MC_ij)이 소거상태일 때 로우레벨(V_L: 예를 들면 1V정도)로 되고, 선택된 메모리셀(MC_ij)이 기록상태일 때 하이레벨(V_R: =Vcc-

V_THP

)로 된다. 여기서 V_THP는 트랜지스터(T9)의 문턱치를 나타낸다. 이 노드(N2)의 전위는, 후에 설명하는 기준전위 발생회로(60)에서 출력되는 기준전위(V_R)와 비교되고, 그 결과는 일시적으로 출력 버퍼 회로(도시하지 않음)을 매개해서 외부로 메모리셀(MC_ij)의 기억데이터로서 출력된다.

기준전위 발생회로(60)는 메모리셀(MC_ij)과 동일한 트랜지스터 사이즈의 레퍼런스셀(RMC)과 N채널 트랜지스터(T11,T12) 및 바이어스회로(65)를 갖추고 있다. 여기서 레퍼런스셀(RMC)은 게이트전극이 전원에 접속되고, 소오스전극이 접지선에 접속되며, 드레인전극이 직렬로 접속된 트랜지스터(T11,T12)를 매개해서 바이어스회로(65)에 접속된다. 트랜지스터(T11,T12)는 각각 컬럼게이트 트랜지스터(h_i,g_i)와 동일한 트랜지스터 사이즈로 구성되어 있다. 또 바이어스회로(65)는, 트랜지스터(T9)보다도 도통저항이 작은 P채널 부하트랜지스터(T10)를 트랜지스터(T9) 대신에 이용한 것을 제외하고는 바이어스회로(10)와 동일한 구성으로 되어 있는 바, 대응하는 인버터와 트랜지스터에는 도일한 참조부호가 붙여져 있다. 또한 노드(N1)에는 노드(N3)가 대응하고, 노드(N2)에는 노드(N4)가 대응한다. 바이어스회로(65)의 출력인 노드(N4)의 전위, 즉 기준전위(V_R)는 바이어스회로(10)의 출력으로되는 노드(N2)의 하이레벨(V_R)과 로우레벨(V_L)의 중간전위로 되도록 설정된다. 노드(N2)의 전위와 기준전위(V_R)는, P채널 트랜지스터(T13, T14, T15) 및 N채널 트랜지스터(T16, T17)로 구성되는 커런트미러(current mirror)형 차동증폭기(30)의 트랜지스터(T14, T15)의 게이트전극에 각각 입력되어 센스(sense)된다. 그리고, 노드(N2)의 전위가 기준전위(V_R)보다도 높을때에는 차동증폭기(30)의 출력(D^*)은 저전위로 되고, 낮을때에는 출력(D^*)은 고전위로 되어 출력버퍼회로를 매개해서 외부에 출력된다. 또한, 차동증폭기(30)의 트랜지스터(T13)의 게이트전극에는 칩제어신호(/CE^*)가 부가되고 있는데, 칩제어신호(/CE^*)는 반도체 메모리칩이 선택상태일 때에 OV로 되어 센스동작을 가능하게 하고, 비선택상태일 때에 전원전압(Vcc)으로 되어 바이어스(10, 65) 및 차동증폭기(30)로 이루어진 센스앰프회로에 흐르는 전류를 저감시키는 동작을 한다.

이와 같이 구성된 종래의 반도체 기억장치에 있어서는 바이어스회로(10)의 부하트랜지스터(T9)와 바이어스회로(65)의 부하 트랜지스터(T10)의 도통저항이 다르기 때문에, 전원전압(Vcc)이 변동한 때에 오동작하기 쉽다는 문제가 있다. 이것을 제7도 및 제8도를 참조하여 설명한다.

제7도는 부하트랜지스터(T9, T10)의 부하특성을 나타낸 것으로, 제7도에 있어서 소거상태의 메모리셀에 흐르는 전류를 Icell로 하면, 선택된 메모리셀이 도통상태일 때의 노드(N2)의 전위는 로우레벨(V_L)로 되고(그래프

₁참조), 노드(N4)의 전위(기준전위)는 V_R로 된다.(그래프

₃참조). 또 선택된 메모리셀이 비도통상태일때의 노드(N2)의 전위는 하이레벨(V_R)까지 충전되어 트랜지스터(T9)에 흐르는 전류가OμA로 된다(그래프

₁참조). 전원의 노이즈 성분에 의해, 전원전압이 접지전위에 대하여 플러스방향으로 변동한 경우 인버터(INV2)의 출력전위는 전원전압과 마찬가지로 플러스방향으로 변동하게 된다. 선택된 메모리셀이 기록상태일 때 노드(N1) 및 선택된 열선은 상기 제2의 소정전위까지 충전되기 때문에, 트랜지스터(T8)가 비도통상태로 되는 전위에서 인버터(INV2)의 출력전위는 안정하게 된다. 더욱이, 노드(N2)는 부하트랜지스터(T9)에 의해 하이레벨(V_R)까지 충전되고 있다. 이때, 전원에 상술한 노이즈가 발생하면 트랜지스터(T8)가 도통상태로 되어, 노드(N1) 및 열선을 충전하기 위해 트랜지스터(T8)를 매개해서 노드(N2)에서 노드(N1)로 전류가 I₁μA 흐른다. 또 기준전위 발생회로의 바이어스회로(65)도 동일한 구성으로 되어 있기 때문에, 전원에 상술한 노이즈가 발생하면 바이어스회로(65)의 인버터(INV2)의 출력전위가 상승하여 노드(N4)에서 노드(N3)로 I₁μA 의 전류가 흐른다. 전원 Vcc이 Vcc'으로 상승한 때의 부하트랜지스터(T9, T10)의 부하특성을 제7도에 일점쇄선 그래프(

₂

₄ ₁ _R ₁ _R ₂ ^*""""

제8도에 전원에 시각 T₁에서 노이즈가 생긴 때의 각 노드의 전위변화를 나타내었다. 전원의 전위는 시각 T₁으로부터 시각 T₄의 사이에 노이즈에 의해 최대 Vcc'의 전위까지 상승한다. 이 때문에, 노드(N2)의 전위는 V_R로부터 저하하고 노드(N4)의 전위는 V_R로부터 상승해서, 시각 T₂에서 노드(N2)의 전위와 노드(N4)의 전위가 역전하여 커런트미러형 차동증폭기의 출력(D^*)은 "0"레벨에서 "1"레벨로 변화한다. 그리고, 시각 T₂로부터 시각 T₃의 사이에 커런트미러형 차동증폭기의 출력이 "1"레벨로 되어, 그동안 외부로 잘못된 데이터가 출력되어 EPROM이 오동작해 버리는 문제가 생긴다.

제9도에 EPROM의 다른 종래예를 나타내었다. 이 EPROM은, 제6도에 나타낸 EPROM에 있어서 바이어스회로(65)를 바이어스회로(65A)로 치환함과 더불어 레퍼런스셀(RMC)의 게이트전극에 정전위를 부가하는 정전위 발생회로(68)를 새롭게 설치한 것이다. 여기서 바이어스회로(65A)는 제6도에 나타낸 바이어스회로(65)에 있어서 부하트랜지스터(T10)를 바이어스회로(10)의 부하트랜지스터(T9)와 동일한 트랜지스터 사이즈인 부하트랜지스터(T10')로 치환한 것이다.

정전위 발생회로(68)는 직렬로 접속한 N채널 트랜지스터(T18, T19, T20, T21)로 구성되는데, 여기서 트랜지스터(T18)만이 마이너스의 문턱치전압을 갖는 공핍(depletion)형이다. 트랜지스터(T18)의 드레인전극은 전원에 접속되고, 게이트전극과 소오스전극은 트랜지스터(T19)의 드레인전극 및 게이트전극에 접속된다. 또 트랜지스터(T20)의 게이트전극은 트랜지스터(T19)의 소오스전극에 접속됨과 더불어 트랜지스터(T20)의 드레인전극에 접속된다. 트랜지스터(T21)의 게이트전극에는 칩제어신호(/CE^*)의 반전신호(CE^*)가 입력되고, 소오스전극에는 접지전위가 부가된다. 트랜지스터(T18)의 게이트전극 및 소오스전극과 트랜지스터(T19)의 드레인전극 및 게이트전극이 접속된 노드의 전위가 정전위 발생회로(68)의 출력으로서 레퍼런스셀(RMC)의 게이트 전극에 부가된다.

이와 같이 구성된 EPROM에 있어서는, 노드(N4)의 전위를 제6도에 나타낸 EPROM과 마찬가지로 바이어스회로(10)의 출력인 노드(N2)의 진폭의 중간전위로 설정하기 위해서는, 정전위 발생회로(68)의 출력전위를 제어하고, 레퍼런스셀(RMC)에 흐르는 전류를 소정의 값으로 설정함으로써 실현된다. 제10도에 바이어스회로(10)의 부하트랜지스터(T9) 및 바이어스회로(65A)의 부하트랜지스터(T10')의 부하특성을 나타내었다. 부하트랜지스터(T9, T10')는 동일한 트랜지스터 사이즈이기 때문에 동일한 부하특성을 나타내고 있다. 트랜지스터(T18,T19)의 도통저항을 소정의 값으로 하여 정전위 발생회로(68)로부터 레퍼런스셀(RMC)로 흐르는 전류를 제10도에 나타낸 값 Icell'로 설정함으로써, 노드(N4)의 전위를 노드(N2)의 하이레벨(V_R)의 로우레벨(V_L)의 중간전위(V_R)로 설정할 수 있다(그래프

₅참조). 여기서 상술한 바와 같이 전원에 노이즈가 생기면, 노드(N2)및 노드(N4)의 전위는 제10도에 나타낸 바와 같이 각각 V₁및 V₂로 변화하지만(그래프

₅및

₆참조), V₁의 전위는 V₂의 전위보다 높으므로 차동증폭기(30)의 출력신호(D^*)가 "1"레벨로 변화하지 않게 된다. 제11도에 제9도에 도시한 EPROM의 각 노드의 시간변화를 나타내었다. 시각 T₁로부터 T₄까지의 사이에 전원의 전위는 상승하지만, 노드(N2)의 전위가 노드(N4)의 전위이하로 되지 않으므로 EPROM은 잘못된 데이터를 출력하지 않게 된다.

그렇지만 제9도에 나타낸 EPROM은, 전원전위의 상승과 더불어 노드(N4)의 전위가 V_H와 V_L의 중간전위보다 높아져 버린다는 문제를 발생시킨다. 제9도에 나타낸 정전위 발생회로(68)의 출력전위는 트랜지스터(T18)가 공핍형이고 그 게이트전극이 소오스전극에 접속되어 있기 때문에 전원전압(Vcc)에 거의 의존하지 않는 특성을 나타내고, 노드(N4)의 전위의 전원전압 의존성은 제12도에 나타낸 바와 같이 기록된 메모리셀이 선택된 때의 노드(N2)의 전원전압 의존성과 동일한 경향을 나타낸다. 이때문에, 전원전압이 5V일때에 기준전위를 노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간전위로 설정해도 전원전압이 5V이상으로 되면, 기준전위는 V_H와 V_L의 중간전위보다 높아지게 된다. 또 전원전압이 높아지며, 일반적으로 출력버퍼회로의 스위칭에 의해 발생하는 노이즈도 커지기 때문에, 기준전위와 노드(N2)의 전압의 전위차가 전원전압과 더불어 확대되는 것이 바람직하다. 이 때문에, 제9도에 나타낸 EPROM에 있어서는 전원전압이 높아지면, 노이즈 마진이 없어지는 문제가 있다.

제9도에 도시한 정전위 발생회로(68)의 다른 예를 제13도에 나타내었다. 이 다른 예의 정전위 발생회로는 P채널 트랜지스터(T22,T23) 및 공핍형의 N채널 트랜지스터(T24)를 직렬로 접속한 직렬회로로 이루어져 있다. 트랜지스터(T22)의 소오스전극은 전원에 접속되고, 게이트전극에는 칩제어신호(/CE^*)가 부가된다. 트랜지스터(T23)의 게이트전극과 드레인전극이 접속되고, 이 접속된 노드의 전위가 정전위 발생회로의 출력으로서 레퍼런스셀(RMC)의 게이트전극에 보내진다. 또한, 트랜지스터(T24)의 게이트전극과 소오스전극은 접지선에 접속된다. 이 정전위 발생회로는, 노드(N4)의 전위가 제9도에 나타낸 바이어스회로(10)의 노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간전위(V_R)로 되도록 트랜지스터(T23,T24)의 트랜지스터 사이즈가 설정된다.

이와 같이 구성된 정전위 발생회로를 레퍼런스셀(RMC)의 게이트전극에 접속한 종래의 EPROM에 있어서, 노드(N₄)의 전위는 제14도에 나타낸 바와 같이 소거상태의 메모리셀이 선택된 때의 노드(N2)의 전원 전압 의존성과 동일한 경향을 나타낸다. 이 때문에, 전원전압이 5V일 때에 기준전위를 노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간전위로 설정해도 전원전압이 5V이상일 때의 기준전위는 V_R와 V_L의 중간전위보다 낮아져서, 역시 제6도에 나타낸 EPROM과 마찬가지로 전원전압이 높아지면 노이즈 마진이 없어진다는 문제가 있다.

[발명의 목적]

본 발명은 상기 문제점을 고려해서 이루어진 것으로, 전원전압이 변동해도 오동작을 하지 않고 전원전압의 넓은 범위에 걸쳐 가급적 넓은 노이즈 마진을 갖는 반도체 기억장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

본 발명의 반도체 기억장치는, 복수개의 메모리셀이 행렬형상으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이중의 메모리셀을 선택적으로 구동하는 행선, 이 행선에 의해 선택적으로 구동된 메모리셀로부터 데이터를 받는 열선, 이 열선과 전원간에 접속된 제1부하트랜지스터를 갖추고서 상기 열선의 바이어스전위를 결정하는 제1바이어스수단, 레퍼런스셀, 이 레퍼런스셀의 드레인전극과 전원간에 접속되고 제1부하트랜지스터와 거의 같은 부하저항의 제2부하트랜지스터를 갖추고서 레퍼런스셀의 드레인전극에 인가되는 바이어스전위를 결정하는 제2바이어스수단, 더미셀, 이 더미셀의 드레인전극과 전원간에 접속되고 제1부하 트랜지스터보다도 작은 부하저항의 제3부하트랜지스터을 갖추고서 더미셀의 드레인전극에 인가되는 바이어스전위를 결정하는 제3바이어스수단, 제2바이어스수단의 출력인 제2부하트랜지스터의 출력전위가 제3바이어스수단의 출력인 제3부하트랜지스터의 출력전위와 같아지도록 레퍼런스셀의 게이트전극에 인가되는 전위를 제어하는 제어수단 및 제1바이어스수단의 출력인 제1부하트랜지스터의 출력전위와 제2바이어스수단의 출력인 제2부하트랜지스터의 출력전위를 비교하여 선택적으로 구동된 메모리셀의 기억데이터를 검출하는 데이터 검출수단을 구비하고 있는 것을 특징으로 한다.

또 본 명은, 복수개의 메모리셀이 행렬형상으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이중의 메모리셀을 선택적으로 구동하는 행선, 이 행선에 의해 선택적으로 구동된 메모리셀로부터 데이터를 받는 열선, 이 열선과 전원간에 접속된 제1부하트랜지스터를 갖추고서 열선이 바이어스전위를 결정하여 메모리셀로부터의 데이터를 출력하는 제1바이어스수단, 레퍼런스셀, 이 레퍼런스셀로부터 데이터를 받는 제1더미열선, 이 제1더미열선과 전원간에 접속되고 제1부하트랜지스터와 거의 같은 부하저항의 제2부하트랜지스터를 갖추고서 레퍼런스셀의 드레인전극에 인가되는 바이어스전위를 결정하여 레퍼런스셀로부터의 데이터를 출력하는 제2바이어스수단, 복수개의 더미샐, 이 더미셀로부터 데이터를 받는 제2더미열선, 이 제2더미열선과 전원간에 접속되고 제1부하트랜지스터보다도 작은 부하저항의 제3부하트랜지스터를 갖추고서 더미셀의 드레인전극에 인가되는 바이어스전위를 결정하여 더미셀로부터의 데이터를 출력하는 제3바이어스수단, 제1더미열선에 나타나는 전위의 전원전압 의존성이 제2더미열선에 나타나는 전위의 전원전압 의존성과 같아지도록 레퍼런스셀의 게이트전압을 제어하는 제어수단 및 제1바이어스수단의 출력인 제1부하트랜지스터 출력전위와 제2바이어스수단의 출력인 제2부하트랜지스터의 출력전위를 비교하여 선택적으로 구동된 메모리셀의 기억데이터를 검출하는 데이터 검출수단을 구비하고 있는 것을 특징으로 한다.

(작용)

상술한 바와 같이 구성된 본 발명의 반도체 기억장치에 의하면, 제2부하트랜지스터의 출력전위가 제3부하트랜지스터의 출력전위와 같아지도록 레퍼런스셀의 게이트전극에 인가되는 전위가 제어수단에 의해 제어된다. 이에 따라, 전원전압이 변동해도 오동작하지 않고, 전원전압의 넓은 범위에 걸쳐 가급적 넓은 노이즈 마진을 얻을 수 있게 된다.

또, 상술한 바와 같이 구성된 본 발명의 반도체 기억장치에 의하면, 제1더미열선에 나타나는 전위의 전원전압 의존성이 제2더미열선에 나타나는 전위의 전원전압 의존성과 같아지도록 레퍼런스셀의 게이트전압이 제어수단에 의해 제어된다. 이에따라, 전원전압이 변동해도 오동작하지 않고, 전원전압의 넓은 범위에 걸쳐서 가급적 넓은 노이즈 마진을 얻을 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 실시예를 설명한다.

제1도는 본 발명에 따른 반도체 기억장치의 제1실시예를 나타낸 것으로, 이 실시예의 반도체 기억장치는, 제6도에 나타낸 종래의 반도체 기억장치에 있어서 기준 전위 발생회로(60)를 기준전위 발생회로(20)로 치환한 것이다. 이 기준전위 발생회로(20)는, 바이어스회로(22,24)와 차동증폭기(26), N채널 트랜지스터(T11,T12,T11',T12'), 레퍼런스셀(RMC) 및 더미셀(DMC)로 이루어져 있다.

바이어스회로(22)는, 제6도에 나타낸 바이어스회로(65)에 있어서 부하트랜지스터(T10)를 P채널 부하트랜지스터(T100)로 치환하고, 노드(N4)를 차동증폭기(30)의 트랜지스터(T15)의 게이트전극에 접속한 것이다. 그리고, 이 바이어스회로(22)는 노드(N3)와 트랜지스터(T12,T11)를 매개해서 접속되는 레퍼런스셀(RMC)을 바이어스 한다. 바이어스회로(24)는 바이어스회로(22)에 있어서 부하트랜지스터(T100)를 P채널 부하트랜지스터(T101)로 치환한 것과 동일한 구성요소로 이루어져 있다. 이 바이어스회로(24)에 있어서는, 바이어스회로(22)의 노드(N3,N4)에 대응하는 노드에 각각 N5,N6의 참조부호를 붙였다. 차동증폭기(26)는 P채널 부하트랜지스터(T102,T103,T104) 및 N채널 트랜지스터(T105,T106)로 이루어진 커런트미러형 차동증폭기이다. 이 차동증폭기(26)에 있어서, 게이트전극에 칩제어신호(/CE^*)가 부가되는 트랜지스터의 소오스전극은 전원에 접속되고, 드레인전극은 트랜지스터(T103,T104)의 소오스전극에 접속된다. 트랜지스터(T103)의 게이트전극은 바이어스회로(22)의 노드(N4)에, 드레인전극은 트랜지스터(T105)의 드레인전극 및 게이트전극은 트랜지스터(T106)의 게이트전극에 접속된다. 트랜지스터(T104)의 게이트전극은 바이어스회로(24)의 노드(N6)에 접속되고, 드레인전극은 트랜지스터(T106)의 드레인전극에 접속된다. 또한, 트랜지스터(T105,T106)의 소오스전극은 접지선에 접속된다. 이 차동증폭기(26)는, 바이어스회로(22)의 출력인 노드(N4)의 전위와 바이어스회로(24)의 출력인 노드(N6)의 전위를 비교하여 레퍼런스셀(RMC)의 콘덕턴스를 조정한다.

더미셀(DMC)의 메모리셀(MC_ij)과 동일한 구조, 동일한 사이즈의 트랜지스터로서, 소오스전극이 접지선에 접속되고, 게이트전극이 전원에 접속되며, 드레인전극이 컬럼게이트 트랜지스터(g_i, h_i)와 등가인 트랜지스터(T11',T12髓)를 매개해서 바이어스회로(24)의 노드(N5)에 접속되어 있다.

레퍼런스셀(RMC)도 더미셀(DMC)과 마찬가지로 메모리셀(MC_ij)과 동일한 구조, 동일한 사이즈의 트랜지스터로서, 소오스전극이 접지선에 접속되고, 게이트전극이 차동증폭기(26)의 트랜지스터(T104)와 트랜지스터(T106)의 중간노드에 접속되며, 드레인전극이 컬럼게이트 트랜지스터(g_i, h_i)와 등가인 트랜지스터(T11,T12)를 매개해서 바이어스회로(22)의 노드(N3)에 접속되어 있다.

다음에는 기준전위 발생회로(20)의 동작을 설명한다.

바이어스회로(24)의 부하트랜지스터(T101)의 트랜지스터 사이즈는 노드(N6)의 전위가 바이어스회로(10)의 노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간전위로 되도록 설정되고, 또, 바이어스회로(22)의 부하트랜지스터(T100)의 트랜지스터 사이즈는 바이어스회로(10)의 부하트랜지스터와 거의 같아지도록 설정된다.

바이어스회로(24)의 출력노드(N6)의 전위는 바이어스회로(10)의 출력노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간레벨(V_R)로 설정되어 있기 때문에, 바이어스회로(22)의 출력노드(N4)가 노드(N6)의 전위보다 높을 때, 레퍼런스셀(RMC)의 게이트전극에 접속되어 있는 차동증폭기(26)의 출력전위는 올라간다. 이 때문에, 레퍼런스셀(RMC)에 흐르는 전류가 증가하고, 바이어스회로(22)의 출력노드(N4)의 전위가 내려가서 차동증폭기(26)의 출력전위는 저하한다. 최종적으로 바이어스회로(22)의 출력노드(N4)의 전위는 바이어스회로(24)의 출력노드(N6)의 전위와 같아지기 때문에, 기준전위 발생회로(20)의 출력인 노드(N4)의 전위는 바이어스회로(10)의 출력노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간레벨(V_R)로 된다. 이와 같은 센스회로의 전원에 노이즈가 발생할 때, 바이어스회로(24)의 노드(N6)의 전위는 제2도에 나타낸 바와 같이 종래의 EPROM에서는 기준전위 발생회로(60)의 노드(N4)와 마찬가지로 상승하기 때문에, 차동증폭기(26)의 출력전위는 저하한다. 본실시에에 있어서, 전원에 노이즈가 발생한 경우의 노드(N2), 노드(N4), 노드(N6)의 전위의 시간변화를 제2도에 나타낸다. 시각 T₁으로부터 시간 T₄의 사이에 전원(Vcc)이 최대 Vcc'의 전압까지 변동하면, 노드(N2)의 전위는 V_R에서 V₁까지 저하하고, 노드(N6)의 전위는 상승한다. 노드(N6)의 전위변화가 차동증폭기(26)에서 검출되어 레퍼런스셀에 흐르는 전류가 변화하기까지의 지연시간에 대하여 전원(Vcc)에 노이즈가 발생하고 있는 시간이 짧을 때, 노드(N4)의 전위는 제2도에 나타낸 바와 같이 시간 T₁후에 상승을 개시한다. 부하트랜지스터(T100)의 도통저항은 부하트랜지스터(T9)와 거의 동일하게 설정되어 있기 때문에, 시간 T₁으로부터 시간 T₄까지의 사이에 노드(N4)의 전위는 기준전위 발생회로(60A)의 노드(N4)의 전위변화(제11도)와 마찬가지로 V₂까지 저하한다.

이 결과, V₂의 전위는 V₁의 전위보다 낮기 때문에, 차동증폭기(30)의 출력(D^*)은 "0"레벨 그대로이다. 따라서 출력버퍼회로를 매개해서 외부로 출력되는 데이터가 반전하지 않게 된다. 이와 같이, 본 실시예에서는 전원이 변동해도 바이어스회로(10)의 출력노드(N2)의 전위와 기준전위가 반전하여 메모리셀 데이터와 다른 잘못된 데이터를 출력하지 않게 된다.

또, 오랫동안 전원(Vcc)에 노이즈가 발생한 경우, 제1도에 나타낸 바와 같이 차동증폭기(26)의 출력과 레퍼런스셀(RMC)의 게이트전극간에 시정수가 τ로 되는 저항(R)과 용량(C)를 접속함으로써, 노이즈가 발생하고 있는 동안 레퍼런스셀(RMC)의 게이트전압이 거의 변동하지 않도록 설정한다. 전원(Vcc)에 노이즈가 생기고 있는 소정기간동안 레퍼런스셀(RMC)의 게이트전극의 전위가 일정하면, 바이어스회로(22)의 출력노드(N2)의 전위는 기준전위 발생회로(60A)의 노드(N4)와 마찬가지로 V₂까지 저하하고, V₂의 전위는 V₁의 전위보다 낮기 때문에 차동증폭기(30)의 출력(D^*)은 "0"레벨 그대로 된다.

제3도에 본 실시예의 반도체 기억장치의 노드(N2) 및 노드(N4)의 전원전압 의존성을 나타낸다. 상술한 바와 같이, 본 실시예에서는 더미셀(DMC)에 흐르는 전류량이 소거상태의 선택된 메모리셀(MC_ij)에 흐르는 전류량과 같고, 부하트랜지스터(T101)의 도통저항을 작게 함으로써 노드(N6)의 전위가 노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간전위로 되도록 설정되어 있다. 이 때문에, 제2도에 나타낸 바와 같이 전원전압이 변화해도 바이어스회로(24)의 출력노드(N6)의 전위는 바이어스회로(10)의 출력노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간전위로 된다. 또 차동증폭기(26)의 출력신호에 의해 레퍼런스셀의 콘덕턴스를 제어하고 있기 때문에, 바이어스회로(22)의 출력노드(N4)의 전위는 노드(N6)의 전위와 같아져서 제2도에 나타낸 바와 같이 전원전압이 변화해도 바이어스회로(10)의 출력노드(N2)의 하이레벨(V_H)과 로우레벨(V_L)의 중간전위로 된다. 또 전원전압이 높아져서 출력버퍼회로가 절환될때 발생하는 전원노이즈가 커지더라도, 본 실시예에서는 기준전위와 바이어스회로(10)의 출력노드(N2)의 전위차가 선택된 메모리셀(MC_ij)의 기록상태에서도 소거상태에서도 확대되므로 오동작하지 않게 된다.

더욱이, 메모리셀(MC_ij)의 데이터독출이 가능한 이론적으로 최저의 전원전압(Vcc min)은 제6도 및 제9도에 나타낸 종래의 반도체 기억장치에서는 제12도 및 제13도에 나타낸 바와 같이 V_H또는 V_L과 노드(N4)의 전위가 같아지게 된다. 노드(N2)의 전위가 하이레벨(V_H)이나 로우레벨(V_L)로 변화하는 최저의 전원전압(V_A)보다 약 1V정도 높아지게 된다. 그렇지만, 본 실시예에 있어서는 Vccmin은 제3도에 나타낸 V_A의 전압과 거의 같다. 따라서, 본 실시예의 반도체 기억장치가 독출가능한 전원전압의 범위는 넓어진다.

또한, 제1도의 실시예에서는 시정수(τ)를 결정하는 저항(R)과 용량(C₁)을 차동증폭기(26)의 출력에 접속하여 노이즈가 발생해도 레퍼런스셀(RMC)에 흐르는 전류가 거의 변화하지 않도록 설정하고 있지만, 바이어스회로(22)의 노드(N3)에 캐패시터를 접속하여 레퍼런스셀(RMC)의 전류량이 변화해도, 바이어스회로(22)의 노드(N3)의 전위가 급속히 변화하지 않도록 설정하여 소정의 기간동안 노드(N4)의 전위 상승을 억제하도록 설정해도 좋다.

제4도에 본 발명에 따른 반도체 기억장치의 제2실시예를 나타낸다. 이 실시예의 반도체 기억장치는, 제1도에 나타낸 반도체 기억장치에 있어서 더미셀(DMC) 대신에

개의 더미셀(DMC₁; i = 1,…,

)을, 저항(R) 및 용량(C1)대신에 더미행선(DWL) 및 m×n개의 더미용량용 셀(WD₁; i = 1,…,m×n)을 사용함과 더불어, 새로이

개의 더미용량용 셀(DD₁; i = 1,…,

)을 설치한 것이다. 각 더미셀(DMC₁)은 드레인 전극이 트랜지스터(T11',T12')를 매개해서 바이어스회로(24)의 노드(N5)에 접속되고, 게이트전극이 행선 (WL₁)에 접속되며, 소오스전극이 접지선에 접속된다. 각 더미용량용 셀(DD₁)은 드레인전극이 레퍼런스셀(RMC)의 드레인전극과 함께 트랜지스터(T11,T12)를 매개해서 바이어스회로(22)의 노드(N3)에 접속되고, 게이트전극이 행선(WL₁)에 접속된다. 그러나, 소오스전극은 접지되지 않고 플로팅상태로 된다. 또 각 더미용량용 셀(WD₁; i = 1,…,m×n)은 게이트전극이 레퍼런스셀(RMC)의 게이트전극과 함께 더미행선(DWL)을 매개해서 차동증폭기(26)의 출력단에 접속되고, 소오스전극이 접지선에 접속된다. 그러나 드레인 전극은 플로팅상태로 된다.

이와 같이 구성된 본 실시예의 반도체 기억장치에 있어서는, 데이터독출시에는 행어드레스에 대응하여 선택되는 행선(WL₁)에 게이트전극이 접속된 더미셀(DMC₁)만이 도통상태로 되고, 다른 더미셀(DMC_j; j≠i)은 비도통상태로 된다. 이에 따라, 트랜지스터(T12',T11')를 매개해서 더미셀(DMC₁)로 흐르는 전류는 제1도에 나타낸 실시예의 1개의 더미셀(DMC)에 흐르는 전류와 같고, 바이어스회로(24)의 노드(N6)의 전위는 제1도에 나타낸 실시예의 바이어스회로(24)의 노드(N6)의 전위와 같다. 또, 레퍼런스셀(RMC)의 드레인전극에

개의 더미용량용 셀(DD_i; i = 1,…,

)이 접속됨으로써 레퍼런스셀(RMC)에 흐르는 전류가 변화해도 바이어스회로(22)의 노드(N3)의 전위가 급격히 변화하지 않으므로, 제1도에 나타낸 실시예에서 바이어스회로(22)의 노드(N3)에 캐패시터를 접속한 것과 마찬가지의 효과를 얻을 수 있다. 또한, 소오스전극이 플로팅상태로 된 더미용량용 셀(DD₁) 대신에 소오슨전극이 접지된 문턱치전압이 높은 셀을 사용해도 동일한 효과를 얻을 수 있다.

또 m×n개의 더미용량용 셀(WD_j; j = 1,…,m×n)의 게이트 전극이 더미행선(DWL)을 매개해서 차동증폭기(26)의 출력단에 접속되어 있으므로, 더미행선(DWL)의 저항과 m×n개의 더미용량용 셀(WD_j)의 게이트전극의 용량을 제1도에 나타낸 저항(R)과 용량(C₁)에 의해 결정되는 시정수와 같은 시정수가 얻어지도록 선정하면 제1실시예의 반도체 기억장치와 동일한 효과를 얻을 수 있다. 또한, 이 더미용량용 셀(WD_j) 대신에, 드레인전극이 열선(BL_j)에 접속된 문턱치전압이 높은 사용더미용량용 셀을 사용해도 좋다.

더욱이, 레퍼런스셀(RMC) 및

개의 더미용량용 셀(DD_i; i = 1,…,

)과,

개의 더미셀(DMC_i; i = 1,…,

), m×n개의 더미용량용 셀(WD_j; j = 1,…,m×n)을 메모리셀 어레이내에 배치함으로써, 프로세스에 의한 더미셀(DMC_i) 및 더미용량용 셀(DD_i, WD_j)과 레퍼런스셀(RMC)의 채널폭이나 채널길이의 변동을 메모리셀 어레이내의 메모리셀과 동일하게 할 수 있어서 프로세스 마진을 확대할 수 있게 된다.

제1도에 나타낸 실시예의 반도체 기억장치의 차동증폭기(26)의 다른 예를 제5도에 나타낸다. 이 다른 예의 차동증폭기는, 문턱치전압이 마이너스인 공핍형의 N채널 트랜지스터(T201,T202,T205), 문턱치전압이 거의 OV근방인 N채널 트랜지스터(T203,T204) 및 N채널 트랜지스터(T206)로 구성된다. 트랜지스터(T203)의 게이트 전극은 제1도에 나타낸 실시예의 바이어스회로(22)의 노드(N4)에 접속되고, 트랜지스터(T204)의 게이트전극은 제1도에 나타낸 실시예의 바이어스회로(24)의 노드(N6)에 접속된다. 또, 트랜지스터(T202)의 게이트전극은 저항(R)을 매개해서 제1도에 나타낸 실시예의 레퍼런스셀(RMC)의 게이트전극에 접속된다. 이와 같은 구성의 차동증폭기는 CMOS커런트미러형 증폭기에 비해 응답성이 좋다는 이점이 있으므로, 바이어스회로(22)의 노드(N4)의 전위가 신속히 안정하게 된다.

또한, 차동증폭기(26)로는 일반적으로 전압차동형 증폭기로서 알려져 있는 차동증폭기를 사용하는 것도 가능하고, 모두 본 발명의 범주에 들어가는 것이다. 또 메모리셀 어레이의 구성, 바이어스회로방식, 차동증폭기(30)가 상기 실시예와 다른 경우에도, 기준전위 발생회로가 상기 실시예에서 설명한 구성으로 되어 있으면 동일한 효과를 얻을 수 있음은 두말할 나위도 없다.

상기 실시에의 기준전위 발생회로의 더미셀 및 레퍼런스셀은 메모리셀과 동일한 구조이고, 동일한 트랜지스터 사이즈이기 때문에, 프로세스에 의해 메모리셀의 콘덕턴스나 문턱치가 변동해도 동일하게 더미셀 및 레퍼런스셀의 콘덕턴스도 변동한다. 또, 더미셀과 레퍼런스셀을 바이어스하는 바이어스회로는 메모리셀의 바이어스회로의 복제회로이기 때문에, 상기 실시예에 있어서는 프로세스에 의해 트랜지스터의 콘덕턴스나 문턱치가 변동해도 안정하게 동작한다는 이점이 있다.

한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상에서 설명한 바와 같이 본 발명에 의하면, 노이즈에 의해 전원전압이 변동해도 오동작하지 않고, 전원전압의 넓은 범위에 걸쳐서 넓은 노이즈 마진을 갖는다는 효과를 얻을 수 있다.

Claims

복수개의 메모리셀(MC₁₁~MC
_mxm)이 행렬형상으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이중의 메모리셀을 선택적으로 구동하는 행선(WL₁), 이 행선(WL₁)에 의해 선택적으로 구동된 메모리셀로부터 데이터를 받는 열선(BL_j), 이 열선(BL_j)과 전원간에 접속된 제1부하트랜지스터(T9)를 갖추고서 상기 열선(BL_j)의 바이어스전위를 결정하는 제1바이어스수단(10), 레퍼런스셀(RMC), 이 레퍼런스셀(RMC)의 드레인전극과 전원간에 접속되고 상기 제1부하트랜지스터(T9)와 거의 같은 부하저항의 제2부하트랜지스터(T100)을 갖추고서 상기 레퍼런스셀(RMC)의 드레인전극에 인가되는 바이어스전위를 결정하는 제2바이어스수단(22), 더미셀(DMC), 이 더미셀(DMC)의 드레인전극과 전원간에 접속되고 상기 제1부하트랜지스터(T9)보다 작은 부하저항의 제3부하트랜지스터(T101)를 갖추고서 상기 더미셀(DMC)의 드레인전극에 인가되는 바이어스전위를 결정하는 제3바이어스수단(24), 상기 제2바이어스수단(22)의 출력인 상기 제2부하트랜지스터(T100)의 출력전위가 상기 제3바이어스수단(24)의 출력인 제3부하트랜지스터(T101)의 출력전위와 같아지도록 상기 레퍼런스셀(RMC)의 게이트전극에 인가되는 전위를 제어하는 제어수단(26) 및, 상기 제1바이어스수단(10)의 출력인 상기 제1부하트랜지스터(T9)의 출력전위와 상기 제2바이어스수단(22)의 출력인 상기 제2부하트랜지스터(T100)의 출력전위를 비교하여 상기 선택적으로 구동된 메모리셀의 기억 데이터를 검출하는 데이터 검출수단(30)을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제1바이어스수단(10)은 전류통로의 일단이 상기 열선(BL_j)에 접속되는 제1트랜지스퍼게이트 트랜지스터(T8)와, 상기 열선(BL_j)의 전압에 응답하여 상기 제1트랜스퍼게이트 트랜지스터(T8)의 게이트전압을 제어하는 제1인버터회로(INV2) 및, 상기 제1트랜스퍼게이트 트랜지스터(T8)의 전류 통로의 다른 단과 전원간에 접속된 제1부하트랜지스터(T9)를 갖추고 있고, 상기 제2 바이어스수단(22)은 전류통로의 일단이 상기 레퍼런스셀(RMC)의 드레인전극에 접속되는 제2트랜스퍼게이트 트랜지스터(T8)와, 상기 레퍼런스셀(RMC)의 드레인전압에 응답하여 상기 제2트랜스퍼게이트 트랜지스터(T8)의 게이트전압을 제어하는 제2인버터회로(INV2) 및, 상기 제2트랜스퍼게이트 트랜지스터(T8)의 전류 통로의 다른 단과 전원간에 접속되고 상기 제1부하트랜지스터(T9)와 거의 같은 부하저항의 제2부하트랜지스터(T100)을 갖추고 있으며, 상기 제3바이어스수단(24)은 전류통로의 일단이 상기 더미셀(DMC)의 드레인전극에 접속되는 제3트랜스퍼게이트 트랜지스터(T8)와, 상기 더미셀(DMC)의 드레인전압에 응답하여 상기 제3트랜스퍼게이트 트랜지스터(T8)의 게이트전압을 제어하는 제3인버터회로(INV2) 및, 상기 제3트랜스퍼게이트 트랜지스터(T8)의 전류통로의 다른 단과 전원간에 접속되고 상기 제1부하트랜지스터(T9)보다도 작은 부하저항의 제3부하트랜지스터(T101)을 갖추고 있는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 제2 및 제3인버터회로는, 상기 제1인버터회로의 복제회로이고, 상기 제2 및 제3트랜스퍼게이트 트랜지스터는 상기 제1트랜스퍼게이트 트랜지스터의 복제 트랜지스터이며, 상기 더미셀 및 레퍼런스셀은 상기 메모리셀의 복제 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
복수개의 메모리셀(MC₁₁~MC
_mxm)이 행렬형상으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이중의 메모리셀을 선택적으로 구동하는 행선(WL_i), 이 행선(WL_i)에 의해 선택적으로 구동된 메모리셀로부터 데이터를 받는 열선(BL_j), 이 열선(BL_j)과 전원간에 접속된 제1부하트랜지스터(T9)를 갖추고서 상기 열선의 바이어스전위를 결정하는 상기 메모리셀로부터의 데이터를 출력하는 제1바이어스수단(10), 레퍼런스셀(RMC), 이 레퍼런스셀(RMC)로부터 데이터를 받는 제1더미열선, 이 제1더미열선과 전원간에 접속되고 상기 제1부하트랜지스터와 거의 같은 부하저항의 제2부하트랜지스터(T100)을 갖추고서 상기 레퍼런스셀의 드레인전극에 인가되는 바이어스전위를 결정하여 상기 레퍼런스셀로부터의 데이터를 출력하는 제2바이어스수단(22), 복수개의 더미셀(DWC₁~DMC
, 더미셀로부터 데이터를 받는 제2더미열선, 이 제2더미열선과 전원간에 접속되고 상기 제1부하트랜지스터보다도 작은 부하저항의 제3부하트랜지스터(T101)를 갖추고서 상기 더미셀의 드레인전극에 인가되는 바이어스전위를 결정하여 상기 더미셀로부터의 데이터를 출력하는 제3바이어스수단(24), 상기 제1더미열선에 나타나는 전위의 전원전압 의존성이 상기 제2더미열선에 나타나는 전위의 전원전압 의존성과 같아지도록 상기 레퍼런스셀의 게이트전압에 제어하는 제어수단(26) 및, 상기 제1바이어스수단(10)의 출력인 상기 제1부하트랜지스터의 출력전위와 상기 제2바이어스수단(22)의 출력인 상기 제2부하트랜지스터의 출력전위를 비교하여 상기 선택적으로 구동된 메모리셀의 기억 데이터를 검출하는 데이터 검출수단(30)을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.