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KR940008177B1 - 디스플레이 패널용 인터페이스 - Google Patents

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KR940008177B1
KR940008177B1 KR1019870001870A KR870001870A KR940008177B1 KR 940008177 B1 KR940008177 B1 KR 940008177B1 KR 1019870001870 A KR1019870001870 A KR 1019870001870A KR 870001870 A KR870001870 A KR 870001870A KR 940008177 B1 KR940008177 B1 KR 940008177B1
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세이꼬 덴시 고교 가부시끼가이샤
핫도리 이찌로
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Abstract

내용 없음.

Description

디스플레이 패널용 인터페이스
제1도는 본 발명의 한 실시예를 도시하는 블록 다이아그램.
제2도는 본발명의 다른 실시예를 도시하는 블록 다이아그램.
제3도는 다중 칼라 LC 패널의 전극 구조를 도시하는 평면도.
제4도는 디스플레이 데이타의 타이밍 도표.
제5도는 구동기에 대한 인터페이스 신호의 타이밍 도표
제6도는 P/S 변환 회로, 선택적인 게이트 및 링 계수기를 포함하는 일부분의 실시예를 도시하는 블록 다이아그램.
제7,8 및 9도는 각기 본 발명의 다른 실시예를 도시하는 블록 다이아그램
제10도는 제어 회로(924)의 실시예를 도시하는 블록 다이아그램.
제11도는 제어 회로의 타이밍 도표.
제12도는 본 발명의 또다른 실시예를 도시하는 블록 다이아그램.
제13도는 제12도에 도시된 회로의 타이밍 도표.
제14도는 X-축 구동기를 도시하는 블록 다이아그램.
제15도는 구동 파형을 도시하는 블록 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
101 : X-축 디스플레이 영역 제어 회로 102 : Y-축 디스플레이 영역 제어 회로
108 : 혼합 칼라 데이타 취급 회로 109 : 타이밍 신호 발생기
207 : 주파수 분할 회로 622 : 링 계수기
841 : 칼라 데이타 분리기 924 : 제어 회로
1061, 1062 : D-형 플립플롭 회로
본 발명은 얇은 디스플레이, 예로 액정 디스플레이, EL 디스플레이, 플라즈마 디스플레이 또는 LED 디스플레이용 인터페이스 회로에 관한 것이다. 특히, 본 발명은 특히 개인용 컴퓨터에서 광범위한 응용을 얻었던 CRT 디스플레이의 인터페이스 신호를 이용함으로 해서 소형이며 가벼운 디스플레이 장치로서 사용될 수 있는 인터페이스 장치를 가지는 칼라 디스플레이 장치에 관한 것이다.
본 발명은 CRT 디스플레이의 인터페이스 신호를 이용하고, 독립 RAM내의 독립 칼라 디스플레이 데이타를 저장하며 디스플레이 데이타를 판독 시간때 적, 녹 및 청의 혼합된 디스플레이 데이타로 전환함으로써 종래 기술의 장치의 구조와 동일한 구동 회로 구성에서도 칼라 디스플레이 인터페이스 역할을 할 수 있는 인터페이스 회로에 관한 것이다.
액정 디스플레이 장치는 얇으며, 저 전압에서 작동하며 저 낮은 전력을 소비하는 특징을 가지고 있다. 그러므로, 액정 디스플레이 장치는 최근에 커다란 도트 매트릭스 패널의 사용에 의해 개인용 컴퓨터의 단말장치, 워드 프로세서, 및 그와 유사한 것을 디스플레이하도록 실용적인 응용에 활용된다. 오늘날 휴대용 컴퓨터로서 CRT 인터페이스에 직접 접속될 수 있는 LSI 회로는 발전되어 왔으며 다양한 사무 자동화 장비의 제조업은 게이트 배열에 의해 액정 디스플레이 장치용으로 배타적으로 사용된 인터페이스 회로를 생산하였다. 이러한 이유 때문에, 액정 디스플레이 장치의 많은 수요가 존재한다. 비록 액정 디스플레이 장치가 CRT를 대체할 수 있는 640×200도트와 같은 디스플레이 용량을 가질지라도, 일반적으로 이 장치는 단색디스플레이이며, 그래픽 도시를 위해 사용될 때 디스플레이 정보량의 관점에서는 불충분하다. 게다가, 이 장치는 단순 행렬의 디스플레이 패널용 적, 녹 및 청 디스플레이중의 하나 또는 둘을 이용함으로써 단지 온-오프만을 디스플레이하기 때문에 관심을 끌기에는 불충분하다.
그러므로 본 발명의 목적은 얇은 디스플레이용의 개선된 인터페이스를 제공하는 것이다. 본 발명의 또다른 목적은 다중 칼라 디스플레이를 제조할 수 있으며 칼라 CRT의 인터페이스 신호를 이용함으로써 편평한 디스플레이 장치에 응용될 수 있는 인터페이스 회로를 제공하는 것이다.
본 발명의 실시예는 아래에 상세히 기술된다.
제1도는 본 발명에 따라서 칼라 액정 디스플레이의 전체 구성을 도시하는 구조적인 도면이다. 도면에서, 부호 Hsyc는 수평 동기 신호를 표시하며, Vsyc는 수직 동기 신호를, DR, DG 및 DB는 적, 녹 및 청 디스플레이 데이타 신호를 각기 표시한다. 부호CK는 클럭 신호를 표시한다.
Y-축 디스플레이 영역 제어 회로(102) (Y-축 홈(home) 위치 조절 회로)는 수평 동기 신호 Hsyc를 계수하여 Y-축 방향의 디스플레이 영역을 결정하는 제어 회로이며, X-축 디스플레이 영역 제어 회로(101)(X-축 홈 위치 조절 회로)는 클럭 신호 CK를 계수하여 X-축 방향의 디스플레이 영역을 결정하는 제어 회로이다.
펄스 발생기(103)는 상기 X-축 홈 위치 조절 회로(101 및 102)가 유효할 때, 즉 블랭킹 주기이후, 디스플레이 데이타를 기록하는데 필요한 클럭 신호를 발생하기 위한 회로이다. RAM 제어 회로(104)는 어드레스 신호와, RAM(105, 106 및 107)을 기록 또는 판독하는데 필요한 기록 신호 및 판독 신호를 발생하기 위한 회로이다. 이들 RAM(105, 106 및 107)은 칼라 디스플레이 데이타, DR, DG 및 DB을 저장하기 위한 회로이다. 칼라 혼합 데이타 프로세서(108)는 혼합 칼라 데이타로 변형하도록 적, 녹 및 청색의 순서대로 상기 베모리 RAM의 판독 데이타를 재배열하기 위한 회로이다. 타이밍 신호 발생기(109)는 X-축 구동기(112)를 구동하는데 필요한 타이밍 신호를 발생하기 위한 회로이다. 그 작동 설명은 다음에 기술된다.
X-축 홈 위치 조절 회로(101) 및 Y-축 홈 위치 조절 회로(102)의 양 출력이 "H"레벨에 있을때, 즉, 수평 및 수직 동기화 블랭킹 주기가 경과할때, 펄스 발생기(103)는 클럭 신호ø1를 제어 회로로 입력하며 메모리 램(105, 106 및 107)재 8비트 유니트에서 클럭 디스플레이 데이타 DR, DG 및 DB를 기록한다. 기록된 디스플레이 데이타는 기록주기와 다른 주기동안 판독 가능하게 되며 혼합 칼라 데이타 프로세서(108)로 입력된다. 이 혼합 칼라 데이타 프로세서(108)는 적, 녹 및 청 데이타를 한 유니트에서 혼합 칼라 데이타로 변형하며 칼라 패널(11)의 X-전극을 구동하도록 X-축 구동기(112)로 입력시킨다. 타이밍신호 발생기(109)는 상기 X-축 구동기(112) 및 Y-축 구동기(110)를 구동하는데 필요한 타이밍 신호 및 메모리 RAM(105, 106 및 107)을 판독하기 위한 판독 타이밍 신호를 발생시킨다. X-축 구동기(112)는 혼합 칼라 데이타 프로세서(108)의 디스플레이 출력 데이타를 기초로 하여 칼라 패널(111)의 X-전극을 구동할 수 있으며, 반면에 Y-축 구동기(110)는 영상 또는 문자를 디스플레이하도록 칼라 패널(111)의 Y-전극을 구동할 수 있다.
제2도는 본 발명의 한 실시예를 도시한다.
샘플링 펄스 발생 회로(205)는 디스플레이 영역 주기에서 클럭 신호 CK의 주파수를 분할하며 데이타를 수신한다. 변환 회로(208, 209 및 210)는 적, 녹 및 청 직렬 디스플레이 데이타를 병렬 데이타로 각기 변환하는 회로이다. RAM(211, 212 및 213)은 적, 녹 및 청 병렬 데이타를 각기 저장하기 위한 메모리 회로이며, P/S 변환 회로(214, 215 및 216)는 메모리 회로 RAM(211, 212 및 213)의 병렬 데이타를 각기 직렬 데이타로 변환시킨다. AND 회로(217, 218 및 219)는 P/S 변환 회로(214, 215 및 216)의 출력을 선택적이며 연속으로 끌어내는 OR 회로(220) 선택 게이트 회로를 AND하며 각기 적, 녹 및 청의 혼합으로서 직렬 데이타를 생성한다.
S/P 변환 회로(231)는 직렬 혼합 디스플레이 데이타를 병렬 데이타로 변환한다. 기록 어드레스 계수기(221)는 수직 동기 신호 Vsyc에 의해 리세트되며 그때 메모리 회로 RAM(211, 213 및 213)의 어드레스를 계수한다. 래치 펄스 발생 회로(206)는 샘플링 펄스 발생 회로의 8샘플링 펄스를 계수할때마다 래치 펄스를 발생하며 S/P 변환 회로(208, 209 및 210)의 레지스터를 래치한다. 더우기, 래치 펄스 발생 회로(206)로 부터의 래치 펄스는 기록 어드레스 계수기로 입력된다.
판독 어드레스 계수기(224)는 메모리 회로 RAM(211, 212 및 213)의 판독 어드레스용 계수 회로이다. 선택 회로(233)는 메모리 회로 RAM(211, 212 및 213)의 어드레스를 기록 또는 판독함으로써 어드레스 라인을 변화시키는 회로이며, 주파수 분할 회로(207)는 클럭 신호 CK의 주파수를 낮은 주파수로 분할한다. 링 계수기(222)는 3진 링 계수기로 구성되며, P/S 변환 회로(214, 215 및 216)의 적, 녹 및 청 디스플레이 데이타를 연속적으로 끌어냄으로 해서 선택 게이트 회로(217, 218, 219 및 220)로부터 혼합 직렬 디스플레이 데이타를 얻기 위하여 선택 펄스를 발생한다. 1/8 분할기(223)는 P/S 변환 회로(214, 215 및 216)까지의 메모리 회로 RAM(211, 212 및 213)의 디스플레이 데이타 및 판독 어드레스 계수기(224)의 계수기 입력 신호의 디스플레이 데이타를 래치하기 위한 래치 신호를 발생하며 링 계수기(222)의 운반 신호의 8펄스가 입력될때마다 하나의 펄스 신호를 생성한다.
1/4 계수기(225)는 주파수 분할 회로(207)의 4출력 펄스가 입력될때마다 래치 신호를 S/P 변환 회로(231)로 공급하며 이동(shift) 클럭 발생기(226)는 X-축 전극 구동 회로(232)와 합체된 4-비트 병렬형의 이동 레지스터용 이동 클럭 신호를 발생한다. 래치 클럭 발생기(227)는 X-축 전극 구동 회로(232) 및 Y-축 전극 구동 회로(230)의 데이타를 래치하기 위한 래치 신호를 발생하며, 프레임 신호 발생 회로(228)는 Y-축 전극 구동 회로(230)로 프레임 신호(Y-전극용 데이타)를 발생한다.
AC-전압 신호 회로(229)는 칼라 액정 패널(234)을 AC로 구동하기 위해 X- 및 Y-전극 구동 회로(232 및 230)를 위한 다수의 구동 신호를 변화시킨다. 칼라 액정 패널(234)은 적, 녹 및 청 필터를 X-축 전극의 투명 전극으로 입력시킴으로 해서 생성된다. X-축 전극 구동 회로(232)는 Y-축 전극 구동 회로가 Y-축 전극을 구동시키는 한편 액정 패널(234)의 X-축 전극을 구동시킨다.
본 발명의 작동은 다음에 기술된다.
Y-축 디스플레이 영역 제어 회로(201)는 그 입력으로서 Hsyc를 수신하며 Y-축 유효 디스플레이 영역시간의 신호를 AND 회로(202)의 출력으로서 클럭 신호는 X-축 유효 디스플레이 영역 시간의 신호를 AND 회로(204)로 출력하는 X-축 영역 제어 회로로 입력된다. 여기에서, Y-축 디스플레이 영역 제어 회로(201) 및 X-축 디스플레이 영역 제어 회로(203)가 가변 계수기로 구성되기 때문에, X- 및 Y-방향에서 칼라 액정 패널에 대한 유효 디스플레이 범위는 임의적으로 세트될 수 있다. 다음에, AND 회로(204)의 출력은 유효 디스플레이 영역에서 클럭 신호이며, 그리하여 디스플레이 데이타 DR, DG 및 DB는 유효적이다.
샘플링 펄스 발생 회로(205)는 샘플링 펄스를 발생시키도록 AND 회로(204)의 출력 주파수를 1/4로 분할하며, S/P 변환 회로(208, 209 및 210)의 이동 클럭으로서 데이타 샘플링 펄스를 발생한다. 래치 펄스 발생 회로(206)는 샘플링 펄스 발생 회로(205)의 샘플링 펄스 주파수를 1/8로 분할하며, 래치 신호를, S/P 변환 회로(208, 209 및 210)로 생성한다.
더우기, 이 래치 펄스는 기록 어드레스 계수기(221)의 기록 제어 신호, 선택 회로(223) 및 메모리 어드레스 RAM(211, 212 및 213)으로 입력된다. 그러므로, S/P 변환 회로의 8-비트 병렬 신호는 예정된 어드레스로 샘플되며 메모리 회로(211, 212 및 213)에 동시에 저장된다. 이들 신호가 저장될때마다, 기록 어드레스 계수기(221)는 래치 펄스 발생 회로(206)의 래치 펄스에 의해 증분되며 디스플레이 데이타는 예정된 어드레스에 연속적으로 저장된다.
판독 작동은 다음에 기술된다. 래치 펄스 발생 회로(206)의 어떠한 래치 펄스 출력이 존재하지 않을때, 선택 회로(233)는 판독 어드레스 계수기(224)의 계수 출력을 선택하여 메모리 회로 RAM(211, 212 및 213)은 판독 모드에 있게 된다. 그러므로, 메모리 회로 RAM(211, 212 및 213)의 디스플레이 데이타는 판독 어드레스 계수기(224)의 출력에 의해 어드레스 되며 P/S 변환 회로(214, 215 및 216)로 입력된다. 디스플레이 데이타는 1/8 분할기 (223)의 출력에 의해 P/S 변환 회로(214, 215 및 216)내에서 래치된다.
주파수 분할 회로(207)에 의해 도트 클럭 신호 CK의 주파수를 분할함으로써 발생된 주파수 분할 신호 C1은 링 계수기(222)로 입력된다.
링 계수기(222)는 상기 기술된 바와 같이 3진 링 계수기로 구성되며, 이 출력은 P/S 변환 회로(214, 215 및 216)의 직렬 신호는 각각 3진 링 계수기의 신호와 함께 선택 게이트 회로의 AND 회로(217, 218 및 219)로 규칙적이며 연속적으로 입력된다. 이러한 이유 때문에, 선택 게이트 회로의 OR 회로(220)는 적, 녹, 청, 적,…청의 디스플레이 데이타의 혼합인 직렬 데이타를 출력한다. 혼합 적, 녹 및 청 직렬 데이타는 S/P 변환 회로(231)로 입력된다.
1/4 계수기(225)에 의해 주파수가 1/4로 분할된 이후 출력은 래치 신호로서 S/P 변환 회로(231)에 입력되어서, 이 변환 회로(231)가 디스플레이 데이타를(적, 녹, 청, 적), (녹, 청, 적, 녹), (청, 적, 녹, 청), (적, 녹, 청, 적)…등과 같은 병렬 데이타로 변환시킨다.
S/P 변환 회로(231)는 제4도에 도시된 바와 같은 4-비트 병렬 혼합 칼라 디스플레이 데이타 O1내지 O4를 출력한다.
이동 클럭 발생기(226)는 S/P 변환 회로(231)의 디스플레이 데이타에 대한 X-축 전극 구동 회로(232)의 4-비트 병렬형 이동 레지스터로 이동 클럭을 공급하기 위하여 1/4 계수기(225)의 출력 신호를 지연하여 이동 클록을 발생한다.
래치 클럭 발생기(227)는 X-축 전극 구동 회로(232)의 4-비트 병렬 이동 레지스터의 디스플레이 데이타를 래치하기 위하여 래치 신호를 발생한다.
X-축 전극의 디스플레이 데이타가 그 단부로 이동될때, 래치 클럭 발생기(227)는 래치 클럭을 발생하며, 이것에 의해 디스플레이 데이타를 동시에 래치되며 X-축 전극은 동일한 타이밍으로 구동된다. 더우기, X-축 전극의 디스플레이 데이타는 이동되며 다음 Y-축 전극을 구동하기 위한 이동 클럭 신호가 발생된다. 프레임 신호 발생 회로(228)는 Y-축 전극 구동 회로(230)의 디스플레이 데이타가 되는 프레임 신호를 발생하며 래치 클럭 발생기(227)의 주파수를 분할함으로써 제1 Y-축 전극을 선택하기 위한 디스플레이 데이타를 생성한다. 더우기, 프레임 신호 발생 회로(228)는 판독 어드레스 계수기(224)의 출력을 '0'으로 클리어하며 메모리 회로 RAM(211, 213 및 214)의 어드레스를 제로 어드레스로 만드는 리세트 펄스를 발생한다.
제3도는 본 발명에서 사용된 칼라 액정 패널의 전극 구성을 도시하는 다이아그램이다. 제3도에서, 참조문자, Y1, Y2,… 및 Yn은 칼라 액정 패널의 Y-전극을 그룹 표시한다. 문자 R1, G1, 및 B1, R2, G2, 및 B2, … 및 Rn, Gn, 및 Bn은 적, 녹 및 청색의 순서대로 인가된 칼라 필터를 갖는 X-전극 그룹을 표시하며, 전술된 X-전극 및 Y-전극 사이의 교차점은 칼라 디스플레이 도트를 공급한다.
제4도는 P/S 변환기(214, 215 및 216)의 적, 녹 및 청 데이타의 4-비트 병렬에서 혼합 칼라 디스플레이 데이타가 출력된 타이밍을 도시하는 타이밍도표이다. 제2도에서, 링 계수기(222)의 출력 RCL, GCL및 BCL은 구동기(207)의 출력 C1으로부터 획득되며, 디스플레이 데이타는 선택 게이트 회로에 의해 시간 분배 방법으로 추출된다. 그 결과로서, OR 게이트(220)의 출력 D1은 제4도에 도시된 바와 같이 R(적), G(녹) 및 B(청)색 디스플레이 데이타를 연속적으로 출력한다. 상기 기술된 디스플레이 데이타 D1은 S/P 변환기(231)의 이동 클럭 C1에 의해 4비트씩(DSC로) 이동된다면, 1/4 계수기(225)의 출력 신호 C2에 의해 래치된다. 그 결과, S/P 변환기(231)의 4-비트 병렬 출력 O1내지 O4는 제4도에서 이해할 수 있는 바와 같이, 혼합 칼라 디스플레이 데이타를 출력할 수 있다. 즉, 출력 Q1은 R, G 및 B의 순서로 출력되며, 출력 Q2은 G, B 및 R의 순으로, 출력 Q3은 B, R 및 G의 순으로, 출력 Q4R, G 및 B의 순서로 출력된다.
제5도는 액정 구동기로의 인터페이스 신호를 도시하는 타이밍 도표이다. 제5도에서, 참조 문자 O1내지 O4는 S/P 변환기(231)의 혼합 칼라 디스플레이 데이타를 표시한다. 참조 문자 SCL은 X-축 구동기(232)에서 세워진 4-비트 병렬 이동 레지스터의 이동 클럭을 표시한다. 문자 LCL은 X-축 구농기(231)에서 세워진 래치 회로의 래치 신호 및 Y-축 구동기(230)에서 세워진 이동 레지스터의 이동 클럭을 표시한다. 문자 FRM은 제1도의 프레임 신호 발생기(228)에 의해 발생된 Y-축 구동기(230)의 주사를 개시하기 위한 주사 개시 데이타를 표시한다.
부호 M은 상기 기술된 FRM 신호를 반절함으로써 얻어진 신호를 표시하며, 제2도에 도시된 AC-전환신호 발생 회로의 출력 신호이다.
제6도는 본 발명의 특정한 실시예에 따라서 P/S 변환기(614, 615 및 616)의 구성, 선택 게이트 회로 및 링 계수기(622)를 도시한다.
제6도에서, 스위치(645)는 링 계수기(622)의 계수된 값을 2진 또는 3진 값으로 변환하기 위한 변환 스위치이다. 레지스터(646)는 풀-다운 레지스터이다. 메모리 RAM(611, 612 및 613)은 P/S 변환기(614, 615 및 616)에 의해 래치된 병렬 데이타를 갖는다. 링 계수기의 계수된 3진 출력은 AND 회로(617, 618 및 619)를 통하여 P/S 변환기(614, 615 및 616)의 데이타를 OR 회로(620)로 연속적이고 직렬로 전송하기 위해 P/S 변환기(614, 615 및 616)에 대한 이동 클럭을 발생하도록 AND 회로 (640, 641 및 642)를 통과한다. 상기 링 계수기의 출력은 3진 계수기의 9 출력 CL1이 계속될때마다 하나의 펄스를 출력하기 위해 1/9 계수기 (623)로 입력된다. 그 결과, 아무 출력도 없이, AND 회로 (640, 642 및 642)는 이동 클럭을 P/S 변환기 (614, 615 및 616)로 전송하도록 개방되지만 9번째 계수에서 폐쇄된다. 그리고, 1/9 계수기의 출력 CL2는 메모리 RAM(611, 612 및 613)로 입력되어서 이들 메모리 RAM(611, 612 및 613)가 P/S 변환기 (614, 615 및 616)로 동시에 출력되도록 한다. 1/9 계수기의 출력 CL2는 지연 회로 (644)에 의해 출력 CL2로 지연된다. 이 출력 CL3는 상기 메모리 RAM(611, 612 및 613)의 병렬 데이타가 P/S 변환기에 새로운 데이타를 래치하게 한다. 그리하여, 메모리 RAM(611, 612 및 613)의 병렬 데이타는 8-비트 데이타가 되어, 새로운 데이타는 이동 클럭의 8쇼트(shot)가 이동작동을 완성하도록 입력될때마다 3진 링 계수기 CL1의 주기동안 전송되게 한다. 그리하여, 비록 지금의 설명이 3진 링 계수기의 예로 국한될지라도, 링 계수기(622)는 스위치(645)가 턴 온될때 2진 링 계수기로서 상기 서술된 것과 유사한 작동을 행한다.
제2도에서, 선택 게이트 회로의 OR 게이트(220)의 출력은 적, 녹 및 청 디스플레이 데이타의 디스플레이 데이타가 혼합된 직렬 데이타이다. 이들 직렬 데이타는 S/P 변환기에 입력된다. 1/4 계수기(225)에 의해 1/4로 분할된 주파수를 갖는 출력이 S/P 변환기(231)의 래치로서 입력되기 때문에, 이 변환기(231)는 (적, 녹, 청, 적), (녹, 청, 적, 녹), (청, 적,녹 청), (적, 녹, 청, 적)…등과 같은 병렬 디스플레이 데이타를 변형시킨다.
제7도는 본 발명의 또다른 실시예를 도시한다. 제7도에서, 링 계수기(722)는 시간 분배 방법으로 스위칭 신호를 발생하기 위한 6진 링 계수기이다. 래치 회로(714, 715 및 716)는 RAM(711, 712 및 713)의 판독 디스플레이 데이타를 일시적으로 저장하는 회로이다. 스위치는 회로(740 및 745)는 최하위 비트로부터의 래치 회로(714, 715 및 716)의 디스플레이 데이타를 입력하도록 작동하는 회로이며 혼합 칼라 디스플레이 데이타로서 적, 녹 및 데이타를 시간 분배 방법으로 스위치하도록 작동하는 회로이므로, 제2도에 도시된 바와 같은, P/S 변환기(214, 215 및 216), 선택 게이트 회로(217, 218, 219 및 220), S/P 변환기 및 링 계수기(222)의 데이타를 혼합 칼라 디스플레이 데이타로 변환하는 기능을 하게 된다.
제7도에서 AND 게이트(738)는 디스플레이 하기 위해 필요한 수평 동기 신호만을 실어내기 위한 목적으로 제공된다. Hsyc는 Vsyc가 "H"상태일때만 Y-축 디스플레이 영역 제어 회로(701)로 입력된다.
지연 회로(735)는 1/8 계수기(723)의 출력 펄스를 지연시키는 목적 및 지연된 펄스를 래치 신호로서 래치(714, 715 및 716)로 공급하는 목적으로 제공된다. 1/8 계수기(723)의 펄스 신호는 판독 어드레스 계수기(724)에 의해 계수된다. (711, 712 및 713)의 디스플레이 데이타는 판독 어드레스 계수기(721)의 출력에 의해 어드레스된다. 이 어드레스된 디스플레이 데이타는 래치 회로(714, 715 및 716)로 입력된다. 이겻은 데이타가 이동 상태에서 안정 상태로 될때 어드레스된 디스플레이 데이타를 래치하는데 필요하다. 지연 회로(735)는 래치 타이밍을 지연시켜서, 디스플레이 데이타가 안정 상태에 있을때 래치 신호는 래치 회로로 주어진다.
인버터(737)는 래치 펄스가 기록 어드레스 계수기(721)로 입력될때 AND 게이트(736)를 통하여 클럭 신호 CK의 출력을 막기 위한 목적으로 제공된다. 래치 펄스 신호가 기록 어드레스 계수기(721)로 입력될때, 즉 신호가 "H"상태일때, 인버터(737)의 출력은 "L"상태가 되어, AND 게이트(736)가 클럭 신호 CK를 통과하지 못하게 한다.
그 결과로, 기록 어드레스 계수기 및 판독 어드레스 계수기중의 하나를 어드레스하기 위한 타이밍을 제어 하는 것이 가능하다.
제8도는 또다른 실시예를 도시하는 회로 다이아그램이다. 제8도에서, 또다른 X-축 홈 위치 조절 회로(801)는 예정된 지연 시간을 공급하도록 수평 동기 신호 Hsyc를 수신하기 위한 회로이며 이에 의해 칼라 디스플레이 데이타를 갖는 타이밍을 취하게 한다. Y-축 홈 위치 조절 회로(802)는 신호 Vsyc를 수신하기 위한 회로이며 이에 의해 디스플레이 데이타를 갖는 타이밍을 취하게 된다. 가변 도트 계수기(803)는 수평 도트 클럭의 갯수를 계수하도록 클럭 신호 CK의 수를 계수하기 위한 회로이다. 플립-플롭 회로(815)는 클럭 CK 또는 AND 회로 (807)의 출력의 주파수를 분할하기 위한 회로이다. 위상 비교기(816), (적분기(817), 전압 제어 발진기(816), 1/3 계수기(819) 및 플립-플롭 회로는 상기 기술된 AND 회로 (807)의 클럭신호의 주파수보다 높은 세배의 주파수를 갖는 신호를 발생하기 위해 PLL회로로 구성된다. 링 계수기(821)는 상기 PLL 회로의 발진 신호로 부터 칼라 분리기의 제어 신호를 출력하기 위한 3진 링 계수 회로이다. 메모리 회로(825 내지 830)는 칼라 디스플레이 데이타 DR, DG 및 DB를 저장하기 위한 메모리이다. 칼라 데이타 분리기(841)는 AND 회로(831 내지 836) 및 OR 회로(837 및 838)로 구성된 회로이며, 상부 및 하부 전극의 칼라 데이타로 유효하게 분리하도록 작동한다. S/P 변환기(839 및 840)는 액정 디스플레이까지 칼라 분리된 데이타를 출력하도록 상기 기술된 NOR 회로(837 및 838)직렬 데이타를 병렬 데이타로 변환하기 위한 회로이다. 본 실시예는 상기 기술된 회로 구성 요소로 구성된다.
작동 설명은 다음에 기술된다.
수평 동기 신호 Hsyc가 X-축 홈 위치 조절 회로(801)의 단안정 멀티바이브레이터(804)로 입력될때, 단 안정 멀티바이브레이터(804)의 출력은 캐패시터 및 가변 레지스터에 의해 결정된 지연 시간 CR을 갖는 "0"레벨로 하강한다. 플립-플롭 회로(808)가 신호 Hsyc에 의해 세트되기 때문에, 회로(805)의 출력은 "1"레벨로 상승한다. Y-축 홈 위치 조절 회로(802)는 또한 유사 구성을 하고 있으며 값 "1"을 수직 동기 신호 Vsyc를 수신한 이후 지연 시간을 갖는 AND 회로(807)로 입력시킨다.
그 결과, AND 회로 (807)는 X-축 홈 위치 조절 회로(801 및 802)가 동시에 "1"레벨로 된 이후 클럭 신호 CK를 출력한다. 이러한 경우에 있어서, 더우기, 가변 도트 계수기의 계수값은 640에서 세트되며, 운반 신호 CL1은 640번째 클럭 신호 CK에 의해 발생된다. 이 운반 신호 CL1은 AND 회로(807)가 클럭 신호 CK의 출력을 인터럽트하도록 "1"에서 플립-플롭(808)의 출력을 세트한다.
1:1의 충격비를 갖는 구형파 신호로 분할된 주파수를 갖도록 상기 AND 회로 (807)의 클럭 신호 CK는 플립-플롭 회로(815)로 입력되며, 위상 비교기(816)로 입력된다. 이 위상 비교기(816)는 플립-플롭 회로 (815 및 820)의 위상을 비교하여 그 출력은 적분기(817)에 의해 적분된다. 적분된 전압은 적분된 전압에 비례하는 발진 신호가 발생되도록 전압 제어 발진기(818)로 출력된다. 1/3 계수기 회로 (819)는 전압 제어 발진기(818)의 발진 신호의 주파수를 1/3로 분할하며, 이 분할된 신호는 1:1의 충격비를 갖는 구형파 신호로 더 분할되며 플립-플롭 회로(815)의 출력과 다시 비교된 위상 비교기(816)로 입력된다. 상기 PLL 회로가 기술된 바와 같은 작동을 하기 때문에, 전압-제어 발진기(818)는 링 계수기(821)에 대한 클럭 신호 CK의 주파수보다 높은 세배의 주파수로 발진하는 신호를 출력한다.
한편, 적, 녹 및 청 비디오 신호 DR, DG 및 DB는 메모리(825 내지 830)에 저장된다. 이들 메모리(825 내지 830)는 이동 레지스터로 구성되며, 이동 클럭 신호는 데이타가 각각의 한 클럭동안 메모리에서 교대로 이동되도록 전술한 플립-플롭 회로(815)의 출력으로 사용한다. 더욱 특히, 디스플레이 데이타 DR, DG 및 DB는 메모리(825, 827 및 829)에 기수(odd) 클럭때 및 메모리 (826, 828 및 830)에 우수(even) 클럭때 이동되고 저장된다. 메모리(825, 827 및 829)의 이동된 출력 데이타는 칼라 데이타 분리기(841)의 AND 회로 (831, 833 및 835)로 입력된다. AND 회로(831, 833 및 835)의 다른 출력이 링 계수기(821)의 개개의 출력 신호이기 때문에, 메모리(825, 827 및 829)의 데이타는 시간 분할 방법으로 S/P 변환기(839, 838 및 839)로 각기 입력된다. 다음에, 우수 순서의 클럭 신호때 저장된, 메모리(826, 828 및 830)의 데이타는 시간 분할 방법으로 S/P 변환기(839 및 840)로 마찬가지로 입력된다. 더욱 특히, 메모리(826, 828 및 830)의 데이타는 S/P 변환기(840,839 및 840)로 각기 입력된다. S/P 변환기(839 및 840)의 각각의 이동 클럭 신호는 AND 회로(844 및 845)의 출력이다. S/P변환기(839 및 840)는 전압 제어 발진기(818)의 출력 CL2및 1/4 계수기(823)의 운반 신호로부터 지연 회로(824)에 의해 지연된 래치 신호 CL3에 의해 래치된다.
그 결과로서, S/P 변환기(839 및 840)는 출력 UD0내지 UD3및 LD3를 발생하도록 상부 및 하부 전극에 대한 데이타로 다음의 칼라 디스플레이 데이타를 각기 변환한다. 특히, S/P 변환기(839)의 출력은 [(단자 UD0의)DR, (UD1의)DB, (UD2의)DG, (UD3의)DR, (UD0의)DB, (UD1의)DG,…및 등등]이다. 한편, S/P 변환기의 출력은 [(단자 LD0의)DG, (LD1의)DR, (LD2의)DB, (LD3의)DG, (LD0의)DR, (LD1의)DB,…및 등등]이다. 그리하여, 출력은 상부 전극에 대한 적, 청, 녹, 적,…등 및 하부 전극에 대한 녹, 적, 청, 녹,…등의 규칙적인 순서대로 상부 및 하부 전극을 위해 동시에 발생한다. 칼라 액정 디스플레이로 출력된 전술한 데이타 UD0내지 UD3및 LD0내지 LD3는 지연 회로(842)에 의해 전술한 래치 신호 CL3로부터 지연된 이동 클럭 SC에 의해 액정 구동기의 데이타 이동 클럭 신호로서 출력된다.
전술한 가변 도트 계수기(803)의 운반 신호 CL1은 액정 구동기의 한 라인의 데이타 래치 신호로서 래치 신호 LD를 출력하도록 D-형 플립-플롭 회로로 구성된 지연 회로(810)에 의해 지연된다.
수직 동기 신호 Vsyc 또는 1차 주사 라인의 구동을 개시하기 위한 데이타가 입력될때, 이것은 NOR 회로(812)의 출력이 "1"에서 세트되도록 NOR 회로 (813)로 입력된다. 그리고 전술한 액정 구동기의 래치 신호 LD는 D-형 플립-플롭 회로로 구성된 지연 회로(811)에 의해 클럭 신호의 반 주기로 지연되며 "0"일때 NOR 회로(812)의 출력을 리세트하도록 NOR 회로(812)로 입력된다.
NOR 회로(821)의 출력 신호 FRM는 액정 구동기로 액정 구동기의 공통 측면 주사를 개시하기 위한 데이타(또는 프레임 신호)로서 출력된다. 한편, 전술한 NOR 회로(812)의 출력 FRM은 각각의 시간동안 액정 구동 전압의 극성을 번갈아 발전하기 위한 AC 구동 제어 신호 M을 출력하도록 플립-플롭 회로(814)에 의해 분할된 주파수를 갖는다.
제9도는 본 발명의 또다른 실시예를 도시한다.
제9도에서, 래치 펄스 발생기(903)는 AND 회로(933)의 출력으로부터의 각각의 펄스동안 래치 펄스의 한 쇼트를 발생하기 위한 회로이다. S/P 변환기(904, 905 및 906)는 적, 녹 및 청 비디오 데이타를 병렬 신호로 변환하기 위한 회로이다. 메모리 회로(907, 908 및 909)는 전술한 S/P 변환기(904, 905 및 906)의 비디오 데이타를 저장하기 위한 회로이다. P/S 변환기(910, 911 및 912)는 메모리(907, 908 및 909)의 판독 병렬 데이타를 직렬 데이타로 변환하기 위한 회로이다. AND 회로(934, 935 및 936) 및 OR 회로(937)는 직렬 데이타를 순서대로 추출하기 위한 선택 게이트 회로이다. S/P 변환기(22)는 병렬 데이타를 액정 디스플레이로 보내기 위해 직렬 데이타를 병렬 데이타로 변환하는 회로이다. 스위칭 회로(913, 914 및 915)는 전술한 S/P 변환기(904, 905 및 906)의 병렬 데이타를 전송하도록 그 버스 라인을 개방 및 폐쇄하기 위한 회로이다. 메모리 회로(916, 917 및 918)는 전술한 메모리 회로(907, 908 및 909)가 복합 메트릭스의 반 상부이라면 다른 반 하부가 된다. P/S 변환기(919, 920 및 921)는 메모리 회로로부터 판독된 병렬 데이타를 직렬 데이타로 변환하는 회로이다.
AND 회로(938, 939 및 940) 및 OR 회로(941)는 반 하부 선택 게이트 회로이다. S/P 변환기(23)는 병렬 디스플레이 데이타를 반 하부 액정 패널의 구동기로 전송하기 위한 회로이다. 링 계수기(929)는 선택된 펄스를 P/S 변환기(910, 919), (911, 920), 및 (912, 921)로 연속으로 보내기 위한 회로이다. 1/9 계수기 (928)는 운반 신호를 발생하도록 1/9 주파수 분할을 유도하는 회로이며 이에 의해 메모리(907, 908, 909, 916, 917 및 918)로부터 데이타의 판독 펄스를 발생하게 한다. 판독 어드레스의 계수를 계수하는 회로이다. 기록 어드레스 회로는 기록 어드레스의 수를 계수하기 위한 회로이다. 선택 회로(926)는 판독 또는 기록 어드레스를 선택하기 위한 회로이다. 제어 회로(924)는 메모리(907, 908, 909, 916, 917 및 918)의 기록 및 판독을 제어하기 위한 회로이다. 액정 패널 타이밍 신호 발생기(931)는 액정을 구동하도록 데이타를 액정 구동기로 보내기 위해 필요한 타이밍 신호를 발생하기 위한 회로이다.
본 실시예는 전술된 회로의 구조이다.
제9도의 작동 설명은 다음에 기술된다. Y-축 홈 위치 조절 회로(901), 클럭 신호 CK을 수신하는 X-축 홈 위치 조절 회로(902) 및 AND 회로(933)의 출력은 유효 디스플레이 영역에서 비디오 데이타를 전송하기 위한 클럭 신호 L이다. 결과로서, 래치 펄스 발생기(903)는 비디오 전송 클럭 L의 수를 계수한다. 더우기, 비디오 신호 DR, DG 및 DB는 S/P 변환기(904, 905 및 906)의 이동 레지스터로 입력되므로, 전술한 비디오 전송 클럭이 이동 클럭으로서 입력된다. 전술한 비디오 전송 클럭의 여덟 쇼트가 입력될때, 래치 펄스 P는 발생하며 메모리(909, 908 및 909) 또는 메모리(916, 917 및 918)에 저장된다. 이들 래치 펄스 P는 어드레스를 증분하도록 기록 어드레스 계수기(925)로 입력되며 동시에 기록 어드레스를 선택하는 방법으로 채널을 스위치하도록 선택 회로(926)로 입력되므로, 반 상부 메모리(907, 908 및 909) 또는 (916, 917 및 918)는 전술한 제어 회로(924)로부터 기록 신호 W1, 또는 W2를 출력함으로써 저장된다.
판독 작동은 다음에 기술된다. 클럭 신호 CK는 주파수 분할기(930)에 의해 분할된 주파수를 가지며 링 계수기(929)로 입력된다. 계수기가 3진 링 계수기의 구성을 하기 때문에, 링 계수기(929)의 출력은 시간 분할 방법에서 선택 게이트로부터 적, 녹 및 청 데이타 DR, DG 및 DB를 연속적으로 추출하기 위한 선택 펄스이다. 링 계수기(929)에 의해 1/3로 분할된 주파수를 갖는 출력은 1/9 계수기(928)에 의해 1/9로 더 분할된 주파수를 갖는다. 이 1/9 계수기 (928)는 전술한 링 계수기(929)의 출력이 아홉 쇼트를 계수할때마다 운반 신호를 출력한다. 이 운반 신호는 판독 어드레스 계수기(927)의 어드레스를 증분하며 동시에 판독 신호 R을 출력하도록 제어 회로(926)로 입력된다. 결과로서, 메모리(907, 908 및 909) 및 메모리(916, 917 및 918)의 데이타는 판독 신호 R에 응답하여 P/S 변환기(910, 911 및 912) 및 P/S 변환기(919, 920 및 921)로 전송된다. P/S 변환기(910, 911, 912, 920 및 921)가 래치 회로 및 8-비트 이동 레지스터로 구성되기 때문에, 각각의 비트는 전술한 링 계수기(929)의 3진 링 계수기 출력의 이동 출력에 응답하여 선택 게이트 회로(934, 935, 936 및 937) 및 (938, 939, 940 및 941)로부터 추출된다. 결과로서, OR 회로(937 및 941)의 출력은 혼합 적, 녹 및 청색 데이타로서 직렬로 출력된다.
이들 직렬 출력 데이타는 병렬 신호로 변환되도록 액정 디스플레이 구동기로의 전송 속도를 감소시키기 위해 S/P 변환기(922 및 923)로 각기 입력되며 반 상부 디스플레이 데이타 UD0내지 UD3및 반 하부 디스플레이 데이타 LD0내지 LD3로서 출력된다.
액정 패널 구동기로의 데이타 전송 클럭과 같은 타이밍 신호, 프레임 신호 또는 데이타 래치 신호는 액정 패널 타이밍 발생기(931)에 의해 주파수 분할기(930)의 출력이다. 제10도는 본 발명에 따라서 제어 회로(924)의 한 실시예를 도시하는 회로 다이아그램이다.
Y-축 홈 위치 조절 회로(901)은 다음 방법으로 작동한다. 수직 동기 신호Vsyc의 출력에 응답하여, 단 안정 멀티바이브레이터(1050)의 출력 Q1은 예정된 지연 시간과 일치한다. 결과로서, NOR회로(1051)의 출력은 AND회로(1053)가 수평 동기 신호 Hsync를 출력하도록 지연 시간 이후 "1"로 상승한다.
가변 계수기(1054)는 수평 동기 신호 Hsync를 계수한다. CRT 인터페이스 신호의 주사 라인의 수가 400이면, 계수된 값은 200에서 세트된다. 결과로서 수평 동기 신호의 200쇼트 또는 그보다 적은 경우에 있어서, 플립-폴롭 회로(1057)의 출력 Q2는 NAND회로(1058)가 반 상부 비디오 데이타를 저장하기 위해 기록 신호 W1을 전술한 메모리(907, 908 및 909)로 출력하도록 "1" 레벨에 있다. 수평 동기 신호 Hsync가 201 쇼트 또는 그 이상인 경우에 있어서, 플립플롭 회로(1057)의 출력 Q3는 "1" 레벨을 취하며, 반 하부 비디오 데이타는 기록 신호 W2가 메모리(916, 917 및 908)로 출력될 수 있도록 저장된다. 가변 계수기(1054)의 출력 K1은 매 200 계수마다 기록 어드레스 계수기(925)를 리세트한다. 결과로서, 메모리(907, 908, 909, 916, 917 및 918)는 판독되며, 동일한 어드레스의 비디오 데이타는 판독 출력될 수 있다. 비디오 데이타의 판독 작동은 다음에 기술된다. 1/9계수기(928)의 출력 K1는 3진 링 계수기(929)의 출력 M의 각기 9번째 쇼트동안 운반 신호를 출력한다. 이 출력 K2는 2단 D-형 플립-플롭(1062 및 1061)을 통해 공급되어 출력 Q 및
Figure kpo00001
는 NOR회로(1060)에 의해 출력된다. 제어 클럭 CK 때문에, NOR회로(1060)의 출력 R은 전술한 기록 신호 W1또는 W2의 타이밍과 절대적으로는 동일하지 않은 판독 신호로서 작동될 수 있다.
제12도는 또 다른 실시예로서 그 레이팅 칼라 비디오 디스플레이를 전도 가능하게 하는 액정 디스플레이로 인가될 수 있는 비디오 인터페이스 회로를 도시한다.
제12도에서, 참조 문자 Hsyc는 수평 동기 신호를, 문자 Vsyc는 수직 동기 신호를, 그리고 문자 RD, GD 및 BD는 적, 녹 및 청색의 i비디오 디스플레이 데이타 신호를 각기 표시한다. 문자 CK는 클럭 신호를 도시한다.
Y-축 디스플레이 영역 제어 회로(1202)는 Y-축 방향에서 디스플레이 영역을 결정하도록 수평 동기 신호 Hsyc의 수를 계수하기 위한 제어 회로이다. X-축 디스플레이 영역 제어 회로(1204)는 X-축 방향에서 디스플레이 영역을 결정하도록 클럭 신호 CK의 수를 계수하기 위한 제어 회로이다. A/D 변환기 회로(1206, 1207 및 1208)는 적,녹 및 청 비디오 신호의 아나로그 전압을 디지탈 값으로 변환하기 위한 변환기이다. 스위치 회로(1209 내지 1211)는 전술한 A/D 변환기 회로(1206 내지 1208)의 디지탈 출력을 메모리 회로 RAM(1212 내지 1214)로 스위칭하기 위한 회로이다. 이들 RAM((1212 내지 1214)는 전술한 스위치 회로(1209 내지 1211)의 출력을 저장하기 위한 회로이다. 어드레스 계수기(1214)는 RAM(1212 내지 1214)의 어드레스를 총계하기 위한 회로이다. 스위치 회로(1215 내지 1217)는 RAM(1212 내지 1214)의 저장된 데이타를 래치 회로(1218 내지 1220)로 입력시키기 위한 스위칭 회로이다. D/A 변환기 회로(1221 내지1223)는 전술한 래치 회로(1218 내지 1220)의 디지탈 값을 아나로그 전압으로 변환하기 위한 변환기이다. X-전극 구동기 회로(1231)는 칼라 액정 패널(1230)의 X-축 전극을 구동하기 위한 구동기이다. 홀드 클럭 발생기 회로(1226)는 Y-전극 구동 회로(1229)에 저장된 주사 데이타를 이동하도록 이동 레지스터의 이동 클럭을 발생하기 위한 회로이다. 프레임 신호 발생기 회로(1227)는 Y-전극 구동 회로(1229)가 주사를 개시하도록 신호를 발생하기 위한 회로이다. AC 신호 발생기 회로는 AC 전류로 액정을 구동시키기 위한 극성 스위칭 신호를 발생하기 위한 회로이다. 본 발명의 칼라 액정 디스플에이는 상기 연결된 회로로 구성 되어 있다.
제12도의 작동 설명은 다음에 기술된다.
제13도는 제12도의 회로 다이아그램의 타이밍 도표이다. 제12도에서, Y-축 디스플레이 영역 제어 회로(1202)는 Y-축 방향에서 유효 디스플레이 주기를 세팅하기 위한 회로이며 유효 디스플레이 영역 주기동안 수직 귀환 주기를 계수하기 위한 계수기 및 수평 동기 신호의 수를 계수하기 위한 계수기를 갖는다. 수평 동기 신호 Hsyc는 클럭 입력으로서 Y-축 디스플레이 영역 제어 회로(1202)로 입력된다. Y-축 디스플레이 영역 제어 회로(1202)의 출력 T1은 Y-축 방향에서 유효 디스플레이 영역의 주기(예로, 400×Hs)동안 "H"레벨때 출력 신호가 된다.
결과로서, AND 회로의 출력
Figure kpo00002
1 2""
Figure kpo00003
2
A/D 변환기 회로(1206 내지 1208)는 샘플되고 도트 클럭
Figure kpo00004
2에 의해 유지된다.
스위치 회로(1209 내지 1211)의 디스플레이 데이타는 메모리 회로(1212 내지 1214)은 각 제어 신호
Figure kpo00005
가 "L"레벨에 있을때 동시에 기록된다. 메모리 회로 RAM (1212 내지 1214)은, 클럭 입력으로 도트 클럭
Figure kpo00006
1을 사용하고 리세트 신호로서 수직 동기 신호 Vsyc를 사용하는 어드레스 카운터(1224)에 의해 억세스된다.
다음에, 판독 작동은 다음과 같이 수행된다.
메모리 회로 RAM(1212 내지 1214)의 제어 신호
Figure kpo00007
가 "H" 레벨에 있을때, 저장된 디스플레이 데이타는 RAM(1212 내지 1214)에 의해 판독되고 래치 회로(1218 내지 1220)에 의해 회로(1215 내지 1217)로 래치된다. 이 래치 회로(1218 내지 1220)의 래치된 출력은 디지탈 값을 아나로그 전압으로 변환하기 위해 각각 D/A 변환기 회로(1221 내지 1223)로 입력되는데, 이것은 X-전극 구동 회로(1231)로 출력된다.
도트 클럭
Figure kpo00008
2는, X-전극 구동 회로(1231)내 이동 레지스터 구조의 이동 클럭으로서, 지연 회로(1225)에 의해 지연되고 X-전극 구동 회로(1231)로 출력된다. 더욱이, 도트 클럭
Figure kpo00009
3은 하나의 수평 동기 신호 주기에 대한 데이타 홀드 신호
Figure kpo00010
4를 발생하기 위해서 홀드 클럭 발생기 회로(1226)로 입력된다. 전술된 홀드 신호
Figure kpo00011
4는, Y-전극 구동 회로(1229)내 이동 레지스터 구조에 대한 추이 클럭으로서, Y-전극 구동 회로(1229)로 출력된다. 프레임 신호 발생기 회로(1227)의 프레임 신호
Figure kpo00012
5는 Y-전극 구동 회로(1229)의 주사를 개시하기 위한 데이타로서, Y-전극 구동 회로(1229)로 출력된다. 상기 프레임 신호 발생기 회로(1227)는 그처럼 구성되어 수직 동기 신호 Vsyc에 의해 동기된다. 특히, 상기 프레임 신호 발생기 회로(122)는 수직 동기 신호 Vsyc에 응답하여 프레임 신호
Figure kpo00013
5를 "H" 레벨로 상승하고 홀드 신호
Figure kpo00014
4의 제1하강 후 "L" 레벨때 리세트시킨다. AC 신호 발생기 히로(1228)는 X-전극 구동 회로(31)의 구동 전압 및 플립-플롭 회로의 출력
Figure kpo00015
6를 갖는 H-전극 구동 회로(1229)를 스위치시켜 액정 구동 전압의 극성이 전술된 프레임 신호
Figure kpo00016
4
다음에, 이동 데이타 발생기 회로는, X-전극 구동 회로(1231)에 이동 레지스터 구조의 제1단에서 데이타를 발생시키기 위한 펄스 신호
Figure kpo00017
7발생용 회로이고 전술된 프레임 신호 발생기 신호(1227)의 구조와 유사하게 구성되어서, 수평 동기 신호 Hsyc에 응답하여 펄스 신호
Figure kpo00018
7을 "H" 레벨로 상승하여 도트 클럭
Figure kpo00019
2의 제1하강 후 "L" 레벨때 리세트된다.
제14도는 본 발명의 칼라 액정 디스플레이내에서 사용되는 X-전극 구동 회로를 도시하는 다이어그램이다.
제14도에서, 참조 문자 RA는 전술된 적색 비디오 신호 D/A 변환기 회로(1221)의 출력 신호를 표시한다. 참조 숫자(1440)는 비반전 연상 증폭기를, 숫자(1441)는 반전 영상 증폭기를, 숫자(1442, 1443)은 아나로그 스위치 회로로 구성된 전송 게이트 회로를, 숫자(1445 내지 1447)는 이동 레지스터 회로를 숫자(1446)은 레벨 이동 회로를, 숫자(1451 내지 1453)는 아나로그 스위치 회로를, 숫자 (1454 내지 1456)는 캐패시터로 구성된 홀드 회로를, 숫자(1458 내지 1460)는 아나로그 스위치 회로를, 그리고 숫자(1461 내지 1463)는 캐패시터로 구성된 홀드 회로를 표시한다. X-전극 구동 회로는 위에 열거된 회로로 구성된다.
참조 문자 RX1내지 RX3는 적색 필터로 착색된 X-축 전극에 공급되는 구동 회로의 출력 신호를 표시한다. 비디오 신호의 아나로그 신호는 비반전 증폭된 신호 RP및 반전 증폭된 신호 RN을 발생하기 위해서 연산 증폭기(1440, 1441)에 의해 증폭된다. 상기 증폭된 신호 RP및 RN의 비디오 신호는 전송 게이트 회로(1442, 1443)로 입력되고 AC 신호
Figure kpo00020
6 R
Figure kpo00021
7
Figure kpo00022
3
다음에, 홀드 클럭
Figure kpo00023
4가 스위칭 회로(1458 내지 1460)의 게이트로 입력될때, 이 회로(1458 내지 1460)는 홀드 회로(1461 내지 1463)내의 비디오 신호를 홀드시키기 위해서 동시에 턴 온되고 그것에 의해 그 아나로그 신호를 갖는 액정 패널의 적색 필터의 X-축 전극을 구동한다. Y-전극 구동 회로가 종래 기술의 순차라인 주사 형태로 구성될 수 있기 때문에, 전압 평균 방법에 따른 액정 구동 회로가 그와 같이 사용될 수 있다.
제15도는 본 발명의 구동 파형의 예를 도시한다. 상기 구동파형은 액정 RX1-Y 사이로 인가되어 비디오 신호에 따른 구동 전압이 X-축 구동 전압 RX1및 Y-축 구동 전압 Y1에 의해 교류 방식으로 인가된다.
실시예에 따라 이제까지 설명된 바와 같이, 칼라 비디오 신호는 디지탈 신호로 변환되고 메모리 회로내에 저장되고 다시 비디오 디스플레이에서 아나로그 신호로 변환된다. 결국, 비디오 신호는 움직이는 또는 정지화면의 형태로, 선택적으로 쉽게 디스플레이 될 수 있다. 또다른 현저한 효과는 개인용 컴퓨터 또는 단색 워드 프로세서 및 온/오프 디스플레이와 같은 OA 장치에만 사용되어 온 큰 액정 디스플레이 또는 다른 장치가 컴퓨터 그래픽 디스플레이 또는 벽(wall) TV셋트와 같은 비디오 단말 장치로소 널리 사용될 수 있다는 것이다.

Claims (10)

  1. 박막 디스플레이 패널용 인터페이스에 있어서, 동기 신호에 따라서 유효 칼라 디스플레이 데이타를 메모리 수단으로 이입하기 위하여 타이밍을 취하기 위한 타이밍 수단과, 상기 유효 칼라 디스플레이 데이타를 저장하기 위한 메모리 수단과, 상기 저장된 칼라 디스플레이 데이타를 이용하여 소정의 혼합된 칼라 데이타를 생성하기 위한 칼라 데이타 취급 수단 및, 박막 칼라 디스플레이 패널의 구동기를 작동하기에 필요한 타이밍 신호를 발생하기 위한 타이밍 신호 발생 수단을 구비하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  2. 제1항에 있어서, 상기 타이밍 수단은, 수평 유효 칼라 디스플레이 데이타를 메모리 수단에 이입시키기 위해 타이밍을 제어하기 위한 X-축 디스플레이 영역 제어 회로, 수직 유효 칼라 디스플레이 데이타를 메모리 수단에 이입시키기 위해 타이밍을 제어하기 위한 Y-축 디스플레이 영역 제어 회로 및, 수평 및 수직 칼라 디스플레이 데이타가 둘다 유효할때 펄스를 발생하기 위한 펄스 발생기를 구비하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  3. 제1항에 있어서, 상기 칼라 데이타 취급 수단은, 혼합 칼라 데이타로 변환시키는 시간 분할 방법으로 상기 메모리중의 판독된 칼라 디스플레이 데이타를 임시로 저장하기 위한 래칭 수단 및 저장된 칼라 디스플레이 데이타를 스위칭하기 위한 스위칭 수단을 구비하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  4. 제1항에 있어서, 상기 메모리 수단은 적, 청 및 녹 직렬 데이타를 대응하는 병렬 데이타로 변환하기 위한 S/P 변환 회로를 구비하며, 병렬 디스플레이 데이타를 저장하기 위한 메모리 회로 및 칼라 데이타 취급 수단은, 저장된 병렬 디스플레이 데이타를 직렬 데이타로 변환시키기 위한 P/S 변환 회로와, 상기 P/S변환 회로 각각의 신호를 선택적으로 출력하기 위한 선택 게이트 회로 및, 상기 선택 게이트 회로의 직렬 신호를 병렬 신호로 변환하기 위한 S/P 변환 회로를 구비하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  5. 제4항에 있어서, 상기 적, 청 및 녹의 직렬 디스플레이 데이타는 적, 청 및 녹의 한 직렬 혼합 디스플레이 데이타로 변환되고, 다음에는 병렬 신호로 변환되는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  6. 제4항에 있어서, 상기 선택 게이트 회로는 링 계수기에 의해 제어되는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  7. 제1 및 제2도트 매트릭스 전극 구성을 갖는 박막 디스플레이 패널용 인터페이스에 있어서, 동기 신호에 따라서 유효 칼라 디스플레이 데이타를 메모리 수단으로 이입하기 위하여 타이밍을 취하기 위한 타이밍 수단과, 제1도트 매트릭스 전극 구성을 위해 유효 칼라 디스플레이 데이타를 저장하기 위한 제1메모리 수단과, 제2도트 매트릭스 전극 구성을 위해 유효 칼라 디스플레이 데이타를 저장하기 위한 제2메모리 수단과, 상기 저장된 칼라 디스플레이 데이타를 이용하여 제1 및 제2의 소정의 혼합 칼라 데이타를 발생하기 위한 제1 및 제2칼라 데이타 취급 수단 및 박막 칼라 디스플레이 패널의 구동기를 작동시키기 위해 필요한 타이밍 신호를 발생하기 위한 타이밍 신호 발생 수단을 구비하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  8. 제7항에 있어서, 상기 인터페이스 회로는 제1 및 제2메모리 수단의 기록 또는 판독을 제어하기 위한 제어 수단, 및 기록 또는 판독 어드레스를 선택하기 위한 선택 수단을 구비하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  9. 제1항에 있어서, 상기 메모리 수단은 적, 녹 및 청색의 비디오 디스플레이 신호를 각각의 디스플레이 신호로 변환시키기 위한 A/D 변환 회로와, A/D 변환된 디스플레이 데이타를 각기 저장하기 위한 메모리 회로, 및 상기 메모리 회로의 각각의 출력 신호를 아나로그 신호로 변환하기 위한 A/D 변환기 회로를 구비하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
  10. 제1항에 있어서, 상기 박막 디스플레이 패널은 액정, EL 플라즈마 및 LED로부터 선택된 전기-광학 소자를 이용하는 것을 특징으로 하는 박막 디스플레이 패널용 인터페이스.
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