KR940006821B1

KR940006821B1 - 진단 시스템

Info

Publication number: KR940006821B1
Application number: KR1019860010592A
Authority: KR
Inventors: 한셀 알렌; 이거 캐네드
Original assignee: 콘커런트 컴퓨터 코퍼레이션; 시이. 웬델 버게르, 제이알.
Priority date: 1985-12-19
Filing date: 1986-12-11
Publication date: 1994-07-28
Also published as: DE3640646A1; CA1273433C; JPS62247436A; GB2184874B; GB2184874A; KR870006465A; AU6670686A; AU607689B2; GB8627589D0; US4729124A; CA1273433A

Abstract

내용 없음.

Description

진단 시스템

제1도는 본 발명에 따른 진단 시스템에 대한 블록도.

제2도는 제1도의 진단 시스템 제어기 각각에 대한 회로도.

제3도는 제1도의 진단 시스템 제어기에 연결된 각각의 유니트의 진단 하드웨어 부분을 예시한 도면.

* 도면의 주요부분에 대한 부호의 설명

10,12,14 : 전원 16,18 : 전력라인

20,22,24 : 유니트 30 : 진단시스템 제어기(DSC)

32,34 : 통신 버스 40,42,44 : 유니트

46,50 : 진단 시스템 제어기 52,130 : 통신 버스

60,62,64 : 유니트 66 : 콘솔(console)

68 : 제어기 박스 70 : 콘솔 버스

100,204 : 마이크로프로세서 102,206 : 래치

106 : 어드레스 버스 108,212 : ROM,

109,214 : RAM 110 : 콘솔 포트

112 : 제어기 버스 포트 114 : 인터럽트 엔코더

116,220 : 데이타 버스 118 : 클록/캘린더(calender)

119 : 요구 라인 120 : 드라이버/리시버

121 : 데이타 라인 122 : OR 게이트

200 : 드라이버/리시버 202,222 : 데이타 라인

208 : 라인 210 : 어드레스 라인

216 : 드라이버 226 : 슬로트 번호 식별 수단.

[발명의 분야]

본 발명은 광범위하게는 디지탈 컴퓨터의 분야에 관한 것이며, 구체적으로 기술하면 복수개의 프로세서 모듈을 지니는 컴퓨터 시스템에 내재하는 진단용 서브 시스템에 관한 것이다.

[발명의 배경]

고밀도의 컴퓨터 논리 및 다기능의 교환가능기판의 출현에 따라, 기능 이상이 생긴경우 시스템을 수리하는데 소요되는 시간을 절감하기 위해 기능이 불완전한 교체가능 소자를 검출하는 것이 바람직하다. 현재 제조되어 있는 전형적인 시스템에서는, 여러 에러 조건 검출기가 시스템 전반에 배치되어 있다. 검출가능한 에러가 생긴경우, 래치(latch)가 세트되어, 시스템 조작자에게 에러를 경보시키기 위해, 에러표시가 시스템 콘솔로 전송될 수 있다. 변형적으로는, 상기 검출된 여러 조건이 시스템 에러 로그(log)에 저장되어 상기 시스템 에러 로그가, 부품을 교환하여야 할지의 여부를 결정하도록 수리공에 의해 분석될 수 있다. 전형적으로, 상기 시스템 에러 로그는 자기 디스크 또는 테이프와 같은 비휘발성 메모리내에 저장되어 있다.

다른 컴퓨터 시스템은, 현장에서 교환될 수 있는 모듈로서 기능불량의 하드웨어를 분리시키려는 시도로 진단 프로그램을 로딩 및 런닝시키는 여러 기능을 수행할 수 있는 분리된 진단 프로세서를 이용한다. 또한, 상기 진단 프로세서는 시스템 전반의 에러 로깅, 및 시스템 기동시 CPU 자기-테스트를 수행할 수 있다. 상기 진단 프로세서는 또한 플로피 디스크 또는 유사물로부터 진단 프로그램을 컴퓨터로 다운로딩(downloading)시켜 상기 진단 프로그램을 실행시킬 수 있으며 기능불량의 모듈을 분리시키도록 상기 결과를 분석할 수도 있다.

이와같은 해결 방안은, 기능이 불량한 모듈을 검출 및 식별하기 위한 어느 정도의 방안을 사용자에게 제공하지만, 그 자체적인 약점을 갖고 있다. 예를들면, 이와같은 진당용 하드웨어는 진단 목적에 유용하도록 설계되어 있다. 그와같은 입장으로, 인쇄 회로 기판의 스페이스는 진단 목적으로만 사용된 하드웨어에 의해 점유됨으로써, 실제적인 컴퓨터 동작에 직접 사용된 하드웨어에 사용될 수 있는 스페이스를 감소시키는 것으로 된다. 이와같은 진단 전용 하드웨어는 또한 컴퓨터 시스템의 단가를 증가시킨다. 기능불량의 교환가능 모듈의 위치 결정을 효과적으로 행하는 경우, 그와같은 진단용 하드웨어는 보존단가를 감소시킴으로써 그자체의 수명전체에 걸쳐 시스템 단가를 절감시킬 수 있다.

상기에 기술한 바와같은 중앙집중형 진단 방안은 다른 문제점을 갖고 있다. 그와같은 설계는 보통, 다수의 통신 라인 또는 복수의 라인을 다중화시킨 대규모하드웨어를 필요로 한다. 이러한 해결 방안은, 시스템 통신 라인을 위해 사용될 수 있는 스페이스를 감소시킬 뿐만 아니라 통신의 기능 불량의 가능성을 증가시킨다. 또 다른 단점으로는, 진단용 중앙 프로세서용 프로그램은, 상기 프로세서에 다른 소자가 추가된 경우에는 변경되어야 한다는 점이다.

[발명의 목적]

컴퓨터 시스템에 있어서의 진단용 하드웨어와 관련된 상기에 언급한 문제점들을 고려하여볼때, 본 발명의 주 목적은 지금까지 행해졌던 것보다도 더 비용효과가 높은 진단 능력을 제공하는 것이다.

본 발명의 다른 목적은 컴퓨터의 소자를 공유하지만 기능불량의 모듈을 위치결정시킬 수 있는 능력을 희생시키지 않는 진단 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 컴퓨터 시스템 자체의 정전의 영향을 받은 것을 최소화시키는 진단 시스템을 제공하는 것이다.

[발명의 개요]

이들 및 다른 목적을 달성하기 위하여, 본 발명의 진단 시스템은 전원 모듈에 의해 전력이 공급되는 현장에서 교환가능한 모든 모듈의 진단 기능을 제어하도록 전원 모듈에 내재하는 마이크로프로세서를 사용한다. 어떤 부가적인 진단 하드웨어는 각각의 교환가능한 모듈상에 배치되어 있는데, 그러한 부가적인 진단 하드웨어는 정상 동작시 상기 모듈의 기능에 사용될 수 있으머 인터럽트시에는 진단 기능에 사용된다. 상기 전원 모듈에 내재하는 진단 하드웨어는, 상기 전원 모듈에 의해 전력이 공급되는 모든 기능적인 모듈로부터 얻어진 진단 테스트 데이타를 집약시키는데 일조하므로 상기 데이타는 진단 데이타 버스를 통해 상기 진단 하드웨어로 전송된다.

시스템내에 복수개의 전원이 존재하는 경우, 각각의 전원은 제어용 마이크로프로세서를 지닌다. 그러한 각각의 마이크로프로세서는 상기 교환가능한 모듈 및 이 내부에 존재하는 진단 회로에 연결되어 있다. 그 이외에도, 상기 복수개의 전원에 내재하는 복수개의 프로세서 사이에 버스가 제공됨으로써 그중 하나의 마이크로프로세서는 시스템으로부터 얻어진 모든 진단 메시지를 처리하는 마스터 진단 마이크로프로세서로 될수 있다.

전술한 목적 및 다른 목적, 이점 및 특징은 이하 본 명세서의 일부를 형성하는 도면과 연관지어 보다 상세하게 기술하고자 한다.

[실시예]

제1도를 참조하면, 제1도에는 본 발명의 진단 시스템에 대한 블록도가 도시되어 있다. 컴퓨터 시스템은 복수개의 전원(10,12,14)으로 구성되어 있으며, 이들 각각은 주 전원 스위치(16)를 거쳐 전력 라인(l8)에 연결되어 있다. 각각의 전원(10,12,14)은 캐비넷(도시되지 않음)내에 물리적으로 배치되어 있으며 상기 캐비넷에 내재하는 전자 회로에 전력을 제공하는데 사용된다. 예를들면, 전원(10)은 유니트 1-1(20), 유니트1-2(22), 및 유니트 1-M(이경우 M은 정수임)(24)과 같은 복수개의 조립체에 전력을 제공한다. 동일 캐비넷에 내재하는 다른 유니트도 전원(10)에 의해 전력이 공급될 수 있다.

상기 유니트(20,22,24 등)는, 상부에 복수개의 집적 회로가 배치되어 있는 인쇄 회로 기판일 수 있디. 상부에 회로가 배치되어 있는 각각의 기판은 예를들면, 단일 기판 컴퓨터, 고속 메모리, 압/출력 제어기 또는 유사품을 포함할 수 있다. 이러한 시스템은 특정의 전원에 연결된 특정 형태의 하나이상의 유니트를 포함할 수 있으며 또한 다른 전원에 연결된 동일 형태의 유니트를 부가적으로 포함할 수 있다.

각각의 유니트는 그자체 특유의 진단 하드웨어 및 대개는 리드-온리-메모리(ROM)내에 배치되어 있는 온-유니트(on-unit) 진단 프로그램을 지닌 상태로 설계되어 있다. 각 유니트용 진단 하드웨어는, 유니트에 전력을 공급하는 전원의 내부에 배치되어 있는 진단 시스템 제어기(DSC)에 의해 작동된다. 상기 온-유니트 진단 하드웨어 및 소프트웨어는, 유니트의 전자 회로를 특정적으로 테스트하여 유니트가 바르게 동작하고 있는가를 결정하고 또한 임의의 에러를 기록하도록 설계되어 있다.

유니트에 있어서의 진단 주행시에 기록되는 각각의 에러는, 진단 하드웨어로부터의 요구 신호에 응답하여, 링크(32)와 같은 통신 링크를 통해, 유니트에 내재하는 진단 하드웨어, 및 상기 진단 하드웨어에 연결되어 있으며 진단 시스템 제어기(DSC ; 30)와 같은 전원(10) 샤시내부에 배치되어 있는 제어기 사이로 전송된다. 상기 통신 링크(32)는, 상기 제어기(30), 및 전원(10)에 의해 전력이 공급되는 각각의 유니트(20,22,24)에 내재하는 진단 하드웨어부 각각 사이를 연결시킨다. 상기 통신 링크(버스)(32)는, DSC(30)에서 상기 유니트(20,22,24)에 내재하는 진단 하드웨어부 각각까지의 전송 라인(T)을 포함하며, 상기 DSC로부터 테이타를 상기 유니트로 전송하는데 사용된다. 상기 유니트(20,22,24)에 내재하는 진단부에는 수신 라인(R)이 연결되어 있는데, 상기 유니트 각각으로부터 데이타를 상기 DSC로 전송하는데 사용된다.

상기 통신 버스(32)의 정확한 특성은 본 발명에 중요한 것이 아니다. 당업자는 다중라인을 갖는 버스를 사용할 수 있지만 몇개의 라인을 갖는 버스를 사용하는 장점을 인식할 것이다. 본 발명은 RS-449 포준을 만족시키도록 설계되어 있으나, 본 발명의 원리는 이러한 표준 통신 링크의 사용에 국한되지 않는다.

상기 DSC(30), 및 상기 통신 버스(32)를 거쳐 상기 DSC(30)에 연결된 유니트사이의 통신은 마스터(master)/슬레이브(slave) 원칙에 의해 이행된다. 상기 DSC는 모든 통신을 개시하며 상기 유니트는 그에 응답한다. 상기 통신 버스(32)상의 마스터(DSC)는 폴링 시퀀스(polling sequence)에 따라 동작을 개시한다. 폴링중에, 상기 DSC는 상기 버스(32)를 따라 유니트 식별번호, 기능 코드 및 패리티 비트를 포함하는 조회 정보를 전송한다. 선택된 유니트는 상기, DSC에 메시지를 전송함으로써 상기 조회에 응답하는 것이 가능하지만, 전송될 어떠한 메시지도 없는 경우에는 폴(poll) 조회의 에코로써 확인만 한다. 상기 유니트가 부정규 응답, 이해할 수 없는 응답이나 응답이 없는 경우를 전송하는 경우, 상기 DSC에서는 타임 아웃(time out)이 생기며 적절한 응답에 실패한 것으로서 에러 로그내로 기록된다·유니트가 응답하고 메시지중에 통신 에러가 있는 경우, 상기 DSC는 상기 유니트를 다시 폴링시키고, 이미 한번 메시지를 전송한 것을 상기 유니트에 요구하는 것과 같은 재전송용 기능코드를 전송한다.

제1도에 예시되어 있는 시스템은 전원(12) 내부에 배치된 DSC(46) 및 유니트 2-1(40), 유니트 2-2(42) 및 유니트 2-n(44)(이경우, n은 바람직한 실시예에서는 1 및 22 사이의 정수임) 사이의 제2통신링크(34)를 부가적으로 포함한다. 상기 통신 링크(34)는 상기에 일반적 사항으로 기재한 형태의 RS-449표준 통신 링크인 것이 바람직하다. 앞서 언급한 바 있지만, 각각의 유니트(40,42,44)는 진단 하드웨어부를지니며 상기 진단 하드웨어부는 상기 유니트의 전자 회로를 테스트함과 아울러 상기 통신 링크(34)를 거쳐 검출된 어느 테스트 에러를 상기 DSC(46)에 통신시키도록 종래 방식으로 설계되어 있다.

마찬가지로, 전원(14) 내부에 배치된 DSC(50)는 제3통신 링크(52)에 의하여, 유니트 3-1(60), 유니트3-2(62) 및 유니트 3-P(64)(이경우, P는 바람직한 실시예에서는 1 및 22사이의 정수임)내에 각각 배치된 진단 하드웨어부에 연결되어 있다. 상기 통신 링크(52)는 상기 링크(32,34)와 동일한 방식으로 설계되어 있지만, 앞서 언급한 바와같이, 필요한 경우 다른 방식으로 설계될 수 있다.

제1도의 시스템은 또한, DSC(30,46,50) 사이의 통신을 허용하는데 사용되는 제어기(68)를 지닌다. 상기 시스템에의 전원이 우선 턴온(turn on)되는 경우, 각각의 DSC(30,46,50)는 자기-테스트(self-test)를 수행하여 상기 DSC가 정확하게 동작하는지를 결정한다. 일단 자기-테스트가 완료된 경우, 각각의 DSC(30,46,50)은 콘솔 통신 버스(70)를 감시한다. 이때, DSC(30,46 또는 50)중 어느 것도 마스터 DSC가 아니다.

조작자가 콘솔(66)상에 캐리지 리턴(carriage return)을 입력하는 경우, 캐리지 리턴은 상기 버스(70)를 통해 각각의 DSC(30,46,50)에 전송되고 각각의 DSC는 전송 보오(baud) 속도를 결정하도록 작용한다. 동시에, 각각의 DSC에서 타이머(도시되지 않음)가 시동되며 타이머 지속시간은 DSC의 번호와 관련된 수치이다. 예를들면, DSC(30)에 대한 타이머 지속시간은 10밀리초이며, DSC(46)에 대한 타이머 지속시간은 2밀리초이고, DSC(50)에 대한 타이머 지속시간은 30밀리초이다. 제어기 버스(68)상에서 제일 먼저 타이머가 타임아웃되는 DSC는 그 자체가 마스터이라는 것을 나타낸다. 이러한 마스터 DSC는 차후에 제어기 버스(68)상에서 폴링을 개시한다. 상기 제어기 버스(68)상에 활성 상태가 나타나면, 다른 DSC는 그의 계수기의 하향 계수를 정지시키고, 폴링된 DSC는 마스터 DSC에 의한 폴링에 응답한다. 상기 제어기 버스상의 활성 상태가 10밀리초이상 정지되는 경우, 각각의 DSC는 전원이 턴온될 때와 동일한 값으로 그의 타이머를 재시동시키며, 최초에 타임아웃된 것이 제어기 버스(68)의 제어를 개시한다. 이전의 마스터 DSC에 인도(takeover) 메시자가 전송된 경우, 그러한 마스터 DSC는 상기 제어기 버스(68)상의 메시지를 얻는 것이 가능한 상태를 유지한다. 상기 인도 메시지에 의해, 이전의 마스터 DSC는 그후 기능을 할 수 있는 경우에 슬레이브 제어기로 된다.

바람직한 실시예에 있어서의 각각의 DSC는 제2도에 도시되어 있는 형태의 회로로 구성되어 있다. 당업자라면 인식할 수 있겠지만, 상기 회로는 일반적으로 사용될 수 있는 회로의 실시태양이며 다른 회로 형태도 사용될 수 있다. 각각의 DSC중 회로 형태도 사용될 수 있다. 각각의 DSC중 가장 중요한 회로는 6803 마이크로프로세서(100) 이다. 이러한 마이크로프로세서(100)는 래치회로(102)에 연결되어 있으며 상기 래치회로(102)는 상기 마이크로프로세서(100)에 의해 발생되는 어드레스 부분을 저장한다. 상기 래치(102)에 저장된 어드레스는 라인상의 어드레스 비트 위치와 결합되어 라인(106) 사이에서 16비트 어드레스를 형성한다. 이러한 어드레스 라인(106)은 EPROM(108), RAM(109), 콘솔 포트(110) 및 제어기 버스 포트(112)에 연결되어 있다. 상기 EPROM(108) 및 상기 RAM(109)은 상기 마이크로프로세서(100)의 동작을 제어하도록 종래 방식으로 사용된다. 상기 콘솔 포트(110)는, 버스(70)를 통해 상기 마이크로프로세서(100)를 시스템 콘솔(66)(제1도 참조)에 연결시키기 위한 회로를 제공한다. 상기 제어기 버스 포트(112)는 상기 마이크로프로세서(100)를 제어기 버스(68)(제1도 참조)에 연결시키기 위한 회로를 제공한다.

멀티 레벨 우선순위 인터럽트 엔코더(114)는 상기 라인(116) 및 상기 제어기 버스 포트(112)에 연결되어 있다. 상기 멀티 레벨 우선순위 인터럽트 엔코더의 기능은 상기 제어기 버스 포트(112)로부터 수신된 인터럽트에 응답하여, 적절한 시간에, 라인(119)을 거쳐 인터럽트 요구 신호를 인터럽트 입력핀(IRQ1)에 제공하는 것이다. 이러한 우선순위 인터럽트 엔코더(114)는 모든 미처리 인터럽트 요구를 분석하고, 출현될 수있는 각각의 미처리 요구에 대하여 설계자가 설계한 우선순위에 따라 인터럽트 요구 신호를 발생시킨다. 상기 마이크로프로세서(100)가 인터럽트 요구 신호에 응답하는 경우, 이러한 요구 신호로 인해 상기 엔코더(114)가 데이타 버스(116)상에 데이타를 출력시키는데, 상기 데이타는 이후 상기 마이크로프로세서(100)에 의해 해석되어 어떤 형태의 인터럽트가 취급되어야하는지를 결정한다. 일단 결정이 내려지는 경우, EPROM(108)에 내재하는 마이크로 코드(microcode)는 제어기능을 인도받아 인터럽트를 처리한다.

라인(106,116)에는, 클록/캘린더(118)가 연결되어 있는데, 상기 클록/캘린더(118)는 에러 메시지의 시간 및 입자를 표시하는데 사용된다. 상기 마이크로프로세서(100)가 인터럽트를 처리하는 경우, 상기 클록/캘린더(118)는 판독되어, 현재의 일자 및 시간이, 발생된 임의의 데이타 메시지와 병합될 수 있게 한다. 이러한 방법으로, 시스템 조작자가 콘솔에서 메시지를 판독하는 경우나, 영구적 에러로그로부터 메시지가 판독되는 경우에, 일자 및 개략적인 시간이 표시될 수 있다. 그와 같은 정보는 시스템 유지 보수(system maintence)에 유용할 것이다.

이러한 회로는 또한 통신 버스(130)에 대한 접속부를 포함한다. 이러한 버스(130)는 2쌍의 와이어(+T,-T, +R,-R)로 구성되어 있다 . 라인(+T,-T)은 마이크로프로세서(l00)로부터 상기 버스(130)를 통해 상기 통신 버스(130)상의 유니트로 전송되는 데이타를 송신하기 위한 것이다. 라인(+R,-R)은 DSC에 연결된 유니트로부터 상기 통신 버스(130)를 통해 데이타를 수신하기 위한 것이나 이러한 버스용으로 선택된 프로토콜은 RS-422 프로토콜이며 RS-422 드라이버/리시버 모듈(120)은 버스 케이블(130) 및 마이크로프로세서(100) 사이에 연결되어 있다. 상기 모듈(120)은 라인(121)에 의해, 마이크로프로세서(100)의 직렬 통신 입력인 핀 23(P23)에 연결되어 있다. 상기 마이크로프로세서로부터 발생된 직렬 출력은 라인(TXD,

)를 통해 OR 게이트(122)로 전송된 다음에 상기 모듈(120)로 전송되는데, 상기 모듈(120)은 그의 출력 신호를 +T 및 -T 라인(DSC로부터 인출된 전송 라인)에 연결시킨다.

앞서 지적한 바와같이, 유니트 1-1와 같은 각각의 유니트는 제1도에 예시된 바와같이 진단 하드웨어를 포함하는 플러그형 모듈상의 일부를 포함한다. 이러한 진단 부분은 통신 버스(32)에의 접속부를 포함하며, 상기 접속부는 진단 하드웨어가 상기 버스(32)를 통해, 상기 유니트에 전력을 공급하는 전원 모듈 내부에 배치된 DSC중 하나와 통신하는 것을 허용한다.

전형적인 진단 하드웨어의 부분, 특히 한 유니트에 내재하는 진단 하드웨어 및 DSC 사이의 통신에 관한 부분은 제3도에 예시되어 있다. 상기 도면에서는, 라인(+T,-T)은 제2도 회로의 해당 라인에 연결되어 DSC로부터 직렬 통신 버스를 통해 데이타를 수신하기 위한 수단을 유니트에 내재하는 진단이 하드웨어에 제공한다. 이러한 버스를 통한 데이타 통신은 표준 RS-422 포맷으로 행해진다. 유니트에 내재하는 진단하드웨어에 의해 DSC로부터 수신된 신호는 모듈(200)내에서 결합되어 마이크로프로세서(204)(이러한 마이크로프로세서는 바람직한 실시예에서는 종래의 6803 마이크로프로세서를 포함함)의 입력핀 23(P23)에 연결된 라인(202)상에 데이타 입력신호를 제공한다.

이러한 마이크로프로세서(204)는 이것에 연결된 DSC로 전송될 데이타를 지닐경우, 이러한 데이타는 라인(222)을 통해 모듈(200)로 전송하는데, 상기 모듈(200)은 출력 라인(+R, -R)상에신호를 발생시킨다. 이들 라인은, 제1도에 예시된 바와같이, 제3도에 예시된 진단 하드웨어 부분으로부터 전송된 데이타를 DSC의 수신 입력에 전달한다.

제3도의 구성은 또한, 어드레스 버퍼 래치(206)를 포함하는데, 상기 어드레스 버퍼 래치(206)는 라인(2308)을 통해 마이크로프로세서(204)에 의해 제어받으며, 마이크로프로세서(204)로부터 수신된 8비트 데이타를 라인(A0-A7)을 통해 저장하도록 작용한다. 상기 래치(206)내에 데이타가 저장된 경우, 상기 데이타는 16비트 버스(210)에 연결된 EPROM(212), RAM(214) 또는 드라이버(216)가 마이크로프로세서(204)에 의해 액세스될때 16비트 버스(210)상에 배치되는 16비트 어드레스중 8비트 데이타를 포함한다. 상기 버스(210)상의 나머지 8비트는 상기 마이크로프로세서로부터 라인(A8-A15)을 통해 직접 제공된다. 따라서, 제3도의 배치는 마이크로프로세서(204)로 하여금 상기 버스(210)상에 16비트 어드레스를 발생시키게 함으로써, 상기 버스(210)로부터 약 65000개의 어드레스 가능한 저장장소를 직접 어드레스하는 능력을 제공할수 있지만, 예시된 실시예에서는 그 모두를 사용하는 것은 아니다.

제3도에 예시된 진단 하드웨어의 부분은 또한, 마이크로프로세서(204)의 데이타 버스 접속핀 30-37(P30-P37)과, 래치(206), EPROM(210), RAM(214) 및 드라이버 회로(216) 사이에 연결된 데이타 버스(220)를 포함한다. 이러한 데이타 버스(220)는 양방향성이므로 데이타가 마이크로프로세서(204)로부터나 마이크로프로세서(204)로 전송될 수 있게 한다.

제3도의 회로는, 이러한 특정의 진단 하드웨어를 포함하는 유니트가 배치되어 있는 슬로트(slot) 번호를 식별하기 위한 슬로트 번호 식별 수단(226)을 포함한다. 이러한 슬로트 번호 식별 수단(226)은 복수개의 기계적 세팅가능 스위치, 점퍼 와이어(jumper wire), 또는 차후에 드라이버 회로(216)에 전달되는 특유의 위치 식별 번호를 발생시키기 위한 기타 적절한 수단을 포함할 수 있다. 상기 특유의 위치 식별 번호는, 마이크로프로세서(204)에 의해, 통신 버스를 거쳐 수신된 폴링 신호가 특정 유니트상의 특정 진단 하드웨어로 향하게 되는지를 결정하는데 사용된다. 이러한 식별은, 통신 버스상에서 폴링되고 있는 통신 프로토콜중에, 데이타가 전송되는 상태의 슬로트 번호를 나타내는 데이타 부분이 포함되어 있다라고 하는 사실에 의해 확립된다. 각각의 진단 하드웨어 부분의 마이크로프로세서는 이러한 식별번호를 검출하여, 이를 그의 특유의 슬로트 번호 식별 수단(226)의 세팅값과 비교한다. 만약 일치하는 경우, 그와 관련된 마이크로프로세서(204)는, 상기 통신 버스상에 전송되고 있는 폴링 신호가 그러한 특정의 마이크로프로세서 및 그와 관련된 진단 하드웨어를 위한 것이지, 상기 통신 버스에 연결되어 있는 기타의 진단 하드웨어를 위한 것이 아니라는 것을 인식한다. 마찬가지 방식으로, 마이크로프로세서(204)는, 통신 버스에 연결되어 있는 DSC에 전송되는 특유의 번호를 제공하도록 슬로트 번호 인식 수단(226)에 의해 제공된 데이타를 사용함으로써 상기 DSC에 전송된 데이타가 식별된 유니트 기판상의 특정의 진단 하드웨어로부터 나온다는 것을 나타낸다.

동작에 있어서는 제1도 내지 제3도에 예시된 시스템은 다음과 같은 방법으로 이행된다. 상기 시스템이 최초로 턴온된 경우, 각각의 전원내부에 배치된 마이크로프로세서(100)는 전원에 내재하는 여러 기능을 제어하는데 사용된다. 파워온 시퀀스(power on sequence)의 일부로서, 또는 역으로, 신호 콘솔로부터 발생된 신호에 응답하여, 어느 시점에서 각각의 DSC는 하향 계수 시퀀스를 개시하는데, 이 경우에 계수기는 DSC 번호의 함수인 초기치로 세트된 다음에 감소된다. 이러한 계수는 전형적으로는, 특별히 DSC를 위해 RAM(109)내에 제공된 장소에 저장되고, 이러한 계수는 상기 마이크로프로제서(100)에 의해 감분된다 이러한 계수가 0으로 되는 경우, 상기 DSC는 제어기 버스(68)에 연결된 시스템 마스터 DSC로 되려고 한다. 이는 EPROM(108)내에 상주하는 시스템 마스터 제어 프로그램을 실행시킴으로써 달성된다. 상기 시스템 마스터 제어 프로그램의 기능은, 다른 모든 DSC 및 여기에 연결된 유니트내의 진단 하드웨어 모두의 동작을 감시하는 것이다. 마스터 DSC가 일단 결정된 경우, 상기 마스터 DSC는 제어기 버스(68)상에서 폴링을 개시하는데, 이는 상기 제어기 버스(68)에 연결되어 있는 다른 DSC에, 마스터 제어기가 결정되었다는 것을 통지하는 것이 된다. 이러한 마스터 DSC는, 어느 최저의 속도로 제어기 버스(68)상의 폴링을 계속 해야하지만, 그러하지 않은 경우 다른 DSC가 마스터에는 어느 정도의 기능불능이 있다라고 판단하고, 다른시스템 마스터를 확립하기 위한 새로운 하향 계수 사이클이 개시된다.

마스터 DSC는 다음과 같은 방법으로 제어기 버스(68)상을 폴링시킨다. 폴 바이트(poll byte) 또는 메시지 헤더는, 패리티 비트, 2비트의 기능 코드, 및 메시지가 향하게 되는 DSC를 식별하는 5비트의 식별 코드를 포함하여 전송된다. 기능 코드가, 메시지는 전송되고 있다는 것을 나타내는 경우, 데이타의 초기 바이트 다음에 미리 규정된 포맷을 갖는 복수개의 바이트가 이어서 전송되어, 수신 DSC에 의해 상기 복수개의 바이트는 용이하게 해설될 수 있다. 예를들면, 전형적인 메시지는 상기 수신 DSC에, 여기에 연결되어 있는 각각의 유니트상에서 완전한 진단을 실행하라고 지시할 수 있다. 그후 마스터 DSC는, 모든 진단이 완료되었는지에 대한 표시를 상기 수신 DSC로부터 주기적으로 요구한다. 진단이 완료된 경우, 마스터 DSC는 그와같은 요구에 응답하여 통지를 받으며, 그후 마스터 DSC는 수신 DSC에, 여기에 연결되어 있는 각각의 유니트상에서 행해진 진단의 결과를 전송하라고 명령한다. 이들 진단 결과는, 마스터 DSC에 의해,여기에 연결되어 있는 랜덤 액세스 메모리(RAM)에 저장되거나, 또는 시스템 콘솔(66)에 전송되어, 여기에 연결되어 있는 여러 유니트의 상태를 조작자에게 알린다.

각각의 DSC에 내재하는 마이크로프로세서는 진단 시스템 제어 이외의 목적을 위해서도 사용된다는 점에 유념해야 한다. 이미 지적한 바와같이, 파워-원 시퀀스의 기간중, 이러한 마이크로프로세서는 전원을 제어하는데 사용된다. 정상적인 주행동작에 있어서는, 이러한 마이크로프로세서는 전원의 동작을 모니터링하는데도 일조하며, 필요한 경우, 전원을 포함하는 캐비넷에 내재하는 냉각 시스템을 모니터링하는데도 사용될수 있다. 그러나, 이들 기능은 전형적인 DSC에 내재하는 마이크로프로세서의 모든 가능한 처리시간을 차지할 정도로 요구하지 않는다. 따라서, 전원을 제어하는데 사용되는 동일한 프로세서내에 진단 시스템 제어기능을 추가시키는 것에 대하여 본 발명에 따라 채택된 해결 방안은, 실질적으로는 전원 모듈에 내재하는 마이크로프로세서가 보다 충분하게 사용된다는 점에서, 전반적인 시스템 이용도의 향상에 일조한다.

제어 버스(68)상의 각각의 슬레이브 DSC에서의 마스크 DSC는 부가적으로, 여기에 연결되어 있는 각각의 유니트의 진단 하드웨어를, 적절한 통신 버스를 통해, 모니터링하여 이를 제어하도록 동작한다. 그와 같은 동작은 이미 보다 상세히게 기술하였으므로 더는 기술할 필요성이 없다. 그러나, 마스터 DSC는 제어기버스(68)상의 슬레이브 DSC의 동작 및 여기에 연결되어 있는 유니트내의 진단 하드웨어의 동작을 제어함에 있어서 극히 충분하게 이용될 것으로 기대되고 있다. 따라서, 선택된 마스터 DSC의 마이크로프로세서는, 제어기 버스(68)를 통해 그와 연결되어 있는 슬레이브 DSC의 최대수와 아울러, 여기에 연결된 것이 예정되어 있는 유니트의 최대수를 갖는 구성에 대하여 바람직한 수준의 처리능력을 취급할 수 있도록 선택되어야 한다.

지금까지의 설명은 각각의 DSC 및 유니트의 진단 하드웨어에 있어서의 특정의 마이크로프로세서를 특정의 상황에서 행해진 것이지만, 당업자라면, 다른 마이크로프로세서가 동일한 기능을 위해 사용될 수 있다는 점을 용이하게 이해할 것이다. 또한, 당업자라면, 마이크로프로세서에 연결되어 있는 랜덤 액세스 메모리 및 리드온리 메모리의 특정의 구성이 마이크로프로세서 응용의 면에서 매우 전형적이지만, 이들 소자의 구성은 근본적으로 다른 형태의 마이크로프로세서가 사용된 경우 다른 것으로 될 수 있다는 점을 이해할 것이다. 그러나, 구성에 있어서의 그와같은 변경은, 당업자라면, 특허청구의 범위에 기재되어 있는 본 발명의 사상 및 범위로부터 이탈하지 않고서도 용이해질 수 있다.

Claims

복수개의 교환가능한 논리 모듈을 포함하는 컴퓨터에서의 에러를 검출하고 이를 표시하는 진단 시스템에 있어서, 제어기 버스(68), 복수개의 통신 버스(32,34,52), 마이크로프로세서(100), 리드 온이 메모리(108), 랜덤 액세스 메모리(109), 상기 마이크로프로세서(100)를 상기 제어기 버스(68)에 연결시키는 수단(112) 및 상기 마이크로프로세서(100)를 상기 통신 버스(32,34,52)중 단지 하나에만 연결시키는 수단(120)을 각각 포함하는 복수개의 진단 시스템 제어기(30,46,50), 상기 진단 시스템 제어기 각각에 내재하며, 상기 진단 시스템 제어기중 하나를, 상기 제어기 버스(68)상의 마스터 진단 시스템 제어기, 상기 제어기 버스(68)상의 통신을 제어하도록 동작하는 마스터 진단 시스템 제어기로서 확립시키는 수단(도시되지 않음), 및 상기 통신 버스(32,34,52) 각각에 배속된 복수의 기능 유니트(20,22,24 ; 40,42,44 ; 60,62,64)로서, 상기 기능 유니트 각각은 기능 유니트를 테스트하기 위한 마이크로프로세서(204)를 포함하는 진단 테스트 회로(206,212,214,216,226) 및 상기 각각의 통신 버스에 연결되어 상기 통신 버스에서의 폴링(polling) 신호에 응답하여 통신을 하기 위한 수단(200)을 포함하는 복수개의 기능 유니트를 포함하며, 상기 각각의 진단 시스템 제어기는 이 진단 시스템 제어기에 연결되어 있는 통신 버스상에 폴링 신호를 발생시키는 수단을 포함하는 것을 특징으로 하는 진단 시스템.
제1항에 있어서, 상기 각각의 진단 시스템 제어기는 전원(10,12,14) 내부에 배치되어 있으며, 상기 각각의 진단 시스템 제어기에 내재하는 마이크로프로세서(100)는 진단 기능을 실행하는 것 이외에도, 상기 전원을 제어하는데 사용되는 진단 시스템.
제1항에 있어서, 상기 각각의 진단 시스템 제어기는 상기 마스터 진단 시스템 제어기로부터 상기 제어기 버스(68)상에 발생된 폴링 신호에 응답하는 수단을 포함하며, 상기 폴링 신호는, 이러한 폴링 신호에 응답해야 하는 1개의 진단 시스템 제어기를 유일한 것으로서 식별하는 식별부분을 포함하는 진단 시스템.
제1항에 있어서, 상기 각각의 진단 시스템 제어기는, 미리 규정된 시간주기동안 상기 제어기 버스(68)를 통한 통신이 행해지지 않는 경우 그 자신을 상기 마스터 진단 시스템 제어기로서 확립시키도록 하는 수단(도시되지 않음)을 포함하는 진단 시스템.
제2항에 있어서, 상기 각각의 진단 시스템 제어기는 상기 마스터 진단 시스템 제어기로부터 상기 제어기 버스(68)상에 발생된 폴링 신호에 응답하는 수단을 포함하며, 상기 폴링 신호는, 이러한 폴링 신호에 응답해야 하는 1개의 진단 시스템 제어기를 유일한 것으로 식별하는 식별부분을 포함하는 진단 시스템.
제2항에 있어서, 상기 각각의 진단 시스템 제어기는, 미리 규정된 시간주기동안 상기 제어기 버스(68)를 통한 통신이 행해지지 않는 경우 그 자신을 상기 마스터 진단 시스템 제어기로서 확립시키도록 하는수단(도시되지 않음)을 포함하는 진단 시스템.
제5항에 있어서, 상기 각각의 진단 시스템 제어기는, 미리 규정된 시간주기동안 상기 제어기 버스(68)를 통한 통신이 행해지지 않는 경우 그 자신을 상기 마스터 진단 시스템 제어기로서 확립시키도록 하는수단(도시되지 않음)을 포함하는 진단 시스템.
제1항에 있어서, 콘솔 버스(70)를 거쳐 상기 각각의 진단 시스템 제어기에 연결되어 상기 마스터 진단 시스템 제어기를 제어하는 시스템 콘솔(66)로서, 상기 콘솔 버스(70)상의 메시지를 수신하여 콘솔 조작자로 하여금 진단 시스템을 제어할 수 있게 하며 시스템 상태를 나타내는 데이타를 수신할 수 있게 하는 시스템 콘솔(66)을 부가적으로 포함하는 진단 시스템.
제어기 버스(68), 및 상기 제어기 버스(68)에 각각 연결되어 복수개의 진단 시스템 제어기(30,46,50)로서, 각각의 진단 시스템 제어기는 다른 모든 진단 시스템 제어기의 값과는 다른 특유한 값으로 세트될 수있으며, 그와 동시에 작동되는 하향계수 타이머(도시되지 않음)를 지니고, 상기 하향 계수 타이머가 최초로 제로(0)로된 진단 시스템 제어기가 마스터 진단 시스템 제어기로 되는 것을 특징으로 하는 복수개의 진단시스템 제어기를 포함하며, 각각의 진단 시스템 제어기는 상기 마스터 진단 시스템 제어기로부터 상기 제어기 버스(68)상에 발생된 특유의 신호에 응답하여 상기 마스터 진단 시스템 제어기에 대한 응답 신호를 상기 제어기 버스(68)상에 배치시키는 것을 특징으로 하고, 상기 각각의 진단 시스템 제어기에 연결되어 있는 통신 버스(32,34,52), 및 상기 각각의 통신 버스(32,34,52)에 연결되어 있는 복수개의 프로세서 유니트(20,22,24 ; 40,42,44 ; 60,62,64)로서, 각각의 프로세서 유니트는 진단 하드웨어, 상기 통신 버스(32,34,52)상의 제1의 특유 신호에 의해 작동되어, 상기 프로세서 유니트에 내재하는 진단 하드웨어상에서 진단 테스트를 실시하며, 제2의 특유신호의 수신에 응답하여 상기 진단 테스트의 결과를 상기 통신 버스(32,34,52)에 배치시키는 진단 하드웨어를 포함하는 복수개의 프로세서 유니트를 포함하고, 상기 각각의 진단 시스템 제어기는 상기 제어기 버스(68)상에 상기 제1 및 제2의 특유 신호를 발생시키는 수단(도시되지 않음)을 포함하며, 상기 마스터 진단 시스템 제어기는 상기 각각의 제어기 버스상에 상기 제1 및 제2의 특유 신호를 발생시키는 수단을 작동시키도록 동작하는 것을 특징으로 하는 진단 시스템.