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KR940005875Y1 - 씨모스 출력 버퍼회로 - Google Patents

씨모스 출력 버퍼회로 Download PDF

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KR940005875Y1
KR940005875Y1 KR2019910019846U KR910019846U KR940005875Y1 KR 940005875 Y1 KR940005875 Y1 KR 940005875Y1 KR 2019910019846 U KR2019910019846 U KR 2019910019846U KR 910019846 U KR910019846 U KR 910019846U KR 940005875 Y1 KR940005875 Y1 KR 940005875Y1
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KR
South Korea
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transistor
nmos transistor
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pmos transistor
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KR2019910019846U
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Inventor
박성휘
Original Assignee
금성일렉트론 주식회사
문정환
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

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Abstract

내용 없음.

Description

씨모스 출력 버퍼회로
제1도는 종래의 출력 버퍼 회로도.
제2도는 제1도의 동작 설명을 위한 회로도.
제3도는 본 고안의 씨모스 출력 버퍼회로도.
제4도는 제3도의 동작 설명을 위한 회로도.
제5a, b도는 제1도의 각부 파형 및 트랜지스터의 동작 관계도.
제6도는 제3도에서의 인버터 지연회로의 다른 실시예.
* 도면의 주요부분에 대한 부호의 설명
P11∼P13 : 피모스트랜지스터 N11∼N13 : 엔모스트랜지스터
본 고안은 씨모스 출력 버퍼에 있어서 출력의 변화시 과도전류를 억제한 씨모스 구성의 출력 버퍼회로에 관한 것으로, 특히 씨모스 구성의 로직회로에 응용하기 적당하도록한 씨모스 출력 버퍼회로에 관한 것이다.
일반적으로 사용되고 있는 출력 버퍼회로는 제1도에 도시한 바와 같이 2개의 p형 모스트랜지스터(P1,P2)와 엔모스트랜지스터(N1)가 직렬로 연결되고, 상기 트랜지스터(P1,N1)의 소스는 각각 전원 전압(VDD)과 접지(GND)에 연결되어 있다. 그리고 엔모스트랜지스터(N2)가 피모스트랜지스터(P2)와 병렬로 연결되어 있으며, 상기 트랜지스터(P1,P2,N1,N2)의 게이트는 모두 입력단자(IN)에 연결되어 있다.
또한 상기 피모스트랜지스터(P1,P2) 및 엔모스트랜지스터(N2)의 공통접속점에는 출력 신호를 드라이브하는 피모스 트랜지스터(P3)와 엔모스트랜지스터(N3)의 게이트가 각기 접속되어 있으며, 상기 피모스트랜지스터(P3)의 소스는 전원 전압(VDD)에, 엔모스트랜지스터(N3)의 소스는 그라운드(GND)에 연결되어 있으며, 피모스트랜지스터(P3)와 엔모스트랜지스터(N3)의 드레인은 서로 출력 단자(OUT)에 접속되어 있다.
상기와 같이 구성된 종래의 회로에 대하여 그 동작 및 문제점을 제2도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 입력단자(IN)에 하이의 신호가 인가되면 피모스트랜지스터(P1,P2)은 입력신호(IN)에 따라 오프되고, 엔모스트랜지스터(N1,N2)는 온이된다. 상기 엔모스트랜지스터(N1)가 온이 되면 B점의 전위가 그라운드가 되고 이 전위는 엔모스트랜지스터(N3)에 인가되어 그 트랜지스터(N3)를 오프가 되게 한다.
또한 B점의 전위는 엔모스트랜지스터(N2)를 거쳐서 A점위 전위를 그라운드와 같게 하여 피모스트랜지스터(P3)를 턴 온시킨다.
이에따라 피모스트랜지스터(P3)는 온이 되고 엔모스트랜지스터(N3)는 오프가 되어 출력 단자(OUT)에는 하이의 신호가 출력된다. 입력단자(IN)에 로우의 신호가 인가되면, 피모스트랜지스터(P1,P2)는 온이되고 엔모스트랜지스터(N1,N2)는 오프가 된다. 이때 상기 출력(OUT)이 하이가 될 때의 동작과 마찬가지로 A점의 전위는 전원 전압(VDD)과 같게 되고 따라서 피모스트랜지스터(P3)는 오프가 되며, A점의 전위가 피모스트랜지스터(P2)를 경유하여 B점에 인가되므로 엔모스트랜지스터(N3)는 온이 되어 출력 단자(OUT)에는 로우의 신호가 출력된다.
상기의 동작에서 입력신호(IN)가 하이일 때에는 로우의 신호가 B점 먼저 인가되고 엔모스트랜지스터(N2)를 거쳐서 A점에 인가되므로 엔모스트랜지스터(N3)는 피모스트랜지스터(P3)가 온이 되는 것보다 엔모스트랜지스터(N2)의 지연시간 만큼 먼저 오프가 된다.
또한 입력신호(IN)가 로우일 경우 하이의 신호가 A점에 먼저 인가되고 피모스트랜지스터(P2)를 거쳐서 B점에 인가되므로 피모스트랜지스터(P3)는 엔모스트랜지스터(N3)가 온이 되는 것보다 피모스트랜지스터(P2)의 지연시간만큼 먼저 오프가 된다.
상기의 동작 설명과 같이 모스트랜지스터(P2,N2)의 전달 지연기간을 이용하여 출력 드라이브 모스트랜지스터(N3,P3)를 동시에 온이 되지 않도록 하여 트랜지션 전류를 억제하는 것이다.
그러나, 상기와 같은 회로는 입력신호(IN)가 인가되면 입력신호(IN)에 따라 피모스트랜지스터(P1,P2)가 동시에 온이 되거나 또는 피모스트랜지스터(P1,P2)가 동시에 오프가 되며, 엔모스트랜지스터(N1,N2)도 동시에 동작을 한다. 그리고 엔모스트랜지스터(N1,N2)가 온이 되어 B점의 전위가 로우가 되어 엔모스트랜지스터(N3)가 오프가 되고 엔모스트랜지스터(N2)를 거쳐서 A점의 전위가 로우가 되어 피모스트랜지스터(P3)가 온이되기 까지는 엔모스트랜지스터(N2)의 지연시간 만큼의 지연이 생기게 된다.
또한, 상기 엔모스트랜지스터(N1,N2)는 동시에 이미 온이 되어, 지연시간이 매우 짧기 때문에 엔모스트랜지스터(N3)가 충분히 오프되기 전에 피모스트랜지스터 (P3)가 온이 되며, 피모스트랜지스터(P2)의 경우도 상기와 같은 결함을 가지게 된다.
이에 따라 본 고안은 상기와 같은 종래 회로의 결함을 감안하여, 지연회로에 의해 출력의 변화시 트랜지션 전류를 억제하여 저소비전력과 저잡음의 회로를 실현할 수 있도록 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안의 회로도로서, 이에 도시한 바와 같이 입력단자(IN)에 반전기(I10∼I12)를 직렬로 연결하여 지연회로를 구성하며, 상기 지연회로의 출력점을 A라고 하면, A점에 게이트 단자가 연결된 엔모스트랜지스터(N11)와 피모스트랜지스터(P11)가 있고 또한 엔모스트랜지스터(N12)와 피모스트랜지스터(P12)도 연결되어 있다.
엔모스트랜지스터(N11)의 드레인 및 피모스트랜지스터(P11)의 드레인은 입력단자(IN)에 연결되어 있으며, 엔모스트랜지스터(N12)의 소스는 접지단자에, 피모스트랜지스터(P12)의 소스는 전원단자(VD)에 연결되어 있으며 엔모스트랜지스터 (N11)의 소스는 피모스트랜지스터(P12)의 드레인에, 피모스트랜지스터(P11)의 드레인은 엔모스트랜지스터(N12)의 드레인에 연결되어 있다.
그리고 엔모스트랜지스터(N11)의 소스와 피모스트랜지스터(P12)의 드레인이 연결된 점을 B, 피모스트랜지스터(P11)의 소스와 엔모스트랜지스터(N12)의 드레인의 연결된 점을 C라고 하면, 출력을 위한 크기가 매우 큰 피모스트랜지스터(P13)의 소스는 전원 단자(VDD)에 연결되어 있고 피모스트랜지스터(P13)의 게이트는 상기 B점에 연결되어 있다.
그리고, 출력용의 엔모스트랜지스터(N13)의 소스는 접지 단자에 연결되어 있고, 게이트는 C점에 연결되어 있다. 피모스트랜지스터(P13)의 드레인과 엔모스트랜지스터(N13)의 드레인은 서로 연결되어 있으며 여기에 출력단자(OUT)가 인출되도록 구성한다.
상기와 같이 구성한 본 고안의 회로에 대하여 그 동작 및 작용 효과를 제4도 및 제5a, b도를 참고하여 상세히 설명하면 다음과 같다.
먼저, 본 고안의 입력단자(IN)에 로우의 신호가 인가되어 있는 경우 각 지점의 전위는 A점은 하이이므로 엔모스트랜지스터(N11,N12)는 온이 되고 피모스트랜지스터(P11,P12)는 오프가 된다. 이때 엔모스트랜지스터(N11)가 온이므로 입력단자 (IN)의 신호가 그대로 B점에 인가되어 상기 B점은 로우가 된다. 또한 엔모스트랜지스터(N12)가 턴온된 상태이므로 C점은 접지전위(GND)에 연결되어 로우가 된다.
따라서, B점이 로우이므로 피모스트랜지스터(P13)가 온이 되고, C점이 로우이므로 엔모스트랜지스터(N13)가 오프되어 출력단자(OUT)에는 하이의 신호가 출력된다. 그리고 상기의 상태에서 입력단자(IN)에 하이의 신호가 인가되면, A점의 전위는 지연회로에 의해 지연되므로 지연회로에 의한 지연시간동안 앞의 상태를 유지하여 하이가 된다.
따라서, 지연시간동안 상기의 상태와 같이 엔모스트랜지스터(N11,N12)는 온이 되고 피모스트랜지스터(P11,P12)는 오프를 유지한다.
그러나, B점의 전위는 엔모스트랜지스터(N11)가 온이므로 입력단자(IN)의 신호가 지연없이 즉각 전달되어 하이가 되며, 이때 피모스트랜지스터(P11)가 오프이므로 C점의 전위는 입력단자(IN)의 영향을 받지 않는다. 따라서 C점의 전위는 로우가 되며 피모스트랜지스터(P13) 및 엔모스트랜지스터(N13)가 모두 오프가 된다.
상기의 상태에서 지연시간이 경과하면, A점의 전위는 로우가 되고, A점의 신호에 따라 피모스트랜지스터(P11,P12)는 온이 되고 엔모스트랜지스터(N11,N12)는 오프된다. 그리고 피모스트랜지스터(P11)가 온이 됨에 따라 입력단자(IN)에 입력된 하이의 신호가 c점에 전달되므로 엔모스트랜지스터(N13)는 온이 되고 출력단자 (OUT)에는 로우의 신호가 출력된다.
입력단자(IN)의 신호가 로우에서 하이로 바뀔 때에도 상기와 같은 수순으로 반대 극성을 동작한다. 따라서 본 고안의 출력 버퍼 회로는 출력이 바뀔 때 피모스트랜지스터(P13)와 엔모스트랜지스터(N13)가 모두 오프로 변한 다음 한 쪽만 온이 되므로 트랜지션 전류가 전혀 흐르지 않게 되며 지연회로에 의한 지연시간도 임의로 조정할 수 있게 된다.
한편, 제6도는 상기에서 반전기(I10∼I12)로 구성된 지연회로를 다른 형태로 구성한 실시예이다.
이상에서와 같이 본 고안은 씨모스 직접회로의 출력회로로 사용할때, 출력의 변화시 트랜지션 전류를 억제하여 저 소비전력 및 저 잡음의 회로를 실현할 수 있게 해준다.

Claims (1)

  1. 입력단자(IN)에 반전기(I10∼I12)를 직렬로 연결하고, 상기 반전기(I10∼ I12)의 출력단자에 엔모스트랜지스터(N11)(N12) 및 피모스트랜지스터(P11)(P12)의 게이트를 접속하며, 엔모스트랜지스터(N11)의 드레인 및 피모스트랜지스터(P11)의 소스를 입력단자(IN)에 연결하고, 엔모스트랜지스터(N12)의 소스는 접지단자에, 피모스트랜지스터(P12)의 드레인을 전원단자(VDD)에 연결하며, 엔모스트랜지스터 (N11)의 소스 및 상기 피모스트랜지스터(P12)의 드레인을 소스에 전원단자(VDD)가 접속된 피모스트랜지스터(P13)의 게이트에 접속하고, 상기 피모스트랜지스터(P11)의 소스 및 상기 엔모스트랜지스터(N12)의 드레인을 엔모스트랜지스터(N13)의 게이트에 접속하며, 상기 피모스트랜지스터(P13) 및 엔모스트랜지스터(N13)의 드레인 공통접속점에 출력단자(OUT)를 접속하여 구성된 것을 특징으로 하는 씨모스 출력버퍼회로.
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