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KR940005709B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR940005709B1
KR940005709B1 KR1019910004324A KR910004324A KR940005709B1 KR 940005709 B1 KR940005709 B1 KR 940005709B1 KR 1019910004324 A KR1019910004324 A KR 1019910004324A KR 910004324 A KR910004324 A KR 910004324A KR 940005709 B1 KR940005709 B1 KR 940005709B1
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KR
South Korea
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opening
layer
buffer layer
insulating film
interlayer insulating
Prior art date
Application number
KR1019910004324A
Other languages
English (en)
Inventor
히데키 시바타
나오키 이케다
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제 1 도(a)~(e)는 각각 본 발명의 1실시예에 따른 반도체장치에 이용되는 접속전극 및 금속배선의 제조 공정을 차례차례 나타낸 단면도.
제 2 도는 종래외 반도체장치에 이용되는 접속전극 및 금속배선의 구성을 나타낸 단면도.
제 3 도는 상기 제 2 도에 있어서 마스크 정합여유가 없는 경우의 문제점을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 확산층
3, 12 : 층간절연막 4, 7, 11 : 버퍼층
8 : 접속공 9, 15 : 배선층
10 : 접속전극 13 : VIA 접속공
14 : W막(텅스텐막)
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 반도체 집직회로에
[종래의 기술 및 그 문제점]
제 2 도는 종래의 반도체장치에 이용되는 접속전극 및 금속배선의 구성을 나타낸 단면도로서, 이하, 이 도면을 참조하여 종래의 제조방법을 설명한다.
반도체기판(21)상에 불순물을 도입시켜서 확산층(22)을 형성한 후, 제 1 층간절연막(23)을 형성한다. 이어서 RIE법(반응성 이온 에칭법)등을 이용하여 상기 확산층(22)상의 층간절연막(23)에 구멍을 뚫어서 확산층(22)과의 접속공(24 , Contact 孔)을 형성한다. 그후, 상기 접속공(24)을 피복하도록 층간절연막(23)상에 제 1 금속층을 형성하고 포토 리소그래피 기술을 이용하여 마스킹 및 패터닝하여 제 1 배선층(25,26)을 형성한다. 그리고 이 배선층(25,26)상에 제 2 층간절연막(27)을 형성하고 그중 배선층(26)상의 층간절연막(27)에 구멍을 뚫어서 배선층(26)과의 VIA 접속공(28)을 형성한다. 그후, 접속공(28)을 피복하도록 층간절연막(27)상에 제 2 배선층(29)을 형성하고 패터닝한다.
상기한 제조방법에 있어서는 도면에 a,b,c,d로 나타낸 마스크 정합여유(Mask 整合余裕)가 취해지고 있다. 즉, a는 확산층(22)과 접속공(24)과의 정합여유, b는 배선층(25)과 접속공(24)과의 정합여유, c는 배선층(26)과 접속공(28)과의 정합여유, d는 배선층(29)과 접속공(28)과의 정합여유이다.
만약, 상기 정합여유(a,b,c,d)를 0으로 한다면, 정합 어긋남이 일어난 경우, 예컨대 제 3 도에 나타낸 것처럼 접속공(24)의 형성시에 화살표 방향으로 마스크가 어긋나면, 에칭비(선택비)가 달라서 확산층(22)으로 부터 벗어난 부분의 기판(21)을 에칭하게 된다. 상기 배선층(25)은 가공시에 화살표(32)의 방향으로 마스크가 어긋난 경우이다. 또한, 접속공(28)의 형성시, 화살표(31)의 방향으로 마스크가 어긋나면 에칭비(선택비)가
상기한 것처럼, 마스크 정합여유가 없게 된다면, 약간이라도 정합 어긋남이 일어난 경우, 제 2 배선층과 기판간의 전기적인 단락이 있게 되는 등, 여러가지 폐해가 생길 위험성이 있다.
따라서 각 배선층간에서는 마스크 정합 및 가공의 오차틀 보증하기 위해 상기 a, b, c, d로서 예컨대 0.5∼1.0㎛ 정도로 큰 정(+)의 값을 설정할 필요가 있다. 그런데, 그러한 마스크 정합여유는 배선이나 접속 사이즈의 미세화를 현저하게 방해한다.
상기한 것처럼, 종래에는 각 배선층 사이에서 마스크 정합 및 가공상의 오차를 보증하기 위해 마스크 정합여유로서 큰 정(+)의 값을 설정할 필요가 있다. 그러나 그렇게 되면 배선이나 접속 사이즈의 미세화가 현저하게 방해받게 된다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 소정값의 마스크 정합여유를 적극적으로 취할 필요가 없는 배선구조를 갖추고서 미세화된 신뢰성이 높은 반도체장치 및 그 제조방법을 제공하고자 함에 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치는, 제 1 도전형의 반도체기판과, 이 반도체기판상에 형성된 제 1 층간절연막, 이 제 1 층간절연막상에 형성된 제 1 버퍼층, 상기 제 1 층간절연막중에 바닥부분을 갖는 제 1 개공부(第 1 開孔部), 이 제 1 개공부의 측벽에 형성된 제 2 버퍼층, 이 제 2 버퍼층에 의해 개공폭(開孔幅)이 좁혀지며
또한, 본 발명에 따른 반도체장치의 제조방법은, 제 1 도전형 반도체기판상에 제 1 층간절연막을 형성하는 공정과, 이 제 1 층간절연막상에 제 1 버퍼층 및 스토퍼 절연막(Stopper 絶緣膜)을 형성하는 공정, 상기 제 1 층간절연막중에 바닥부분을 갖는 제 1 개공부를 선택적으로 형성하는 공정, 상기 스토퍼 절연막상 및 상기 제 1 개공부를 덮는 제 2 버퍼층을 형성하는 공정, 이방성 에칭법을 이용하여 상기 제 1 개공부의 측벽에 제 2 버퍼층을 잔존시키는 공정, 상기 제1,제 2 버퍼층을 마스크로 이용하여 이방성 에칭을 실시해서 상기 제 1 개공부의 바닥부분을 관통하며 상기 반도제기판 표면을 노출시키게 되는 제 2 개공부를 형성하는 공정, 배선용금속을 상기 제 2 개공부내에 충전시킴과 더불어 상기 제 2 버퍼층상에 퇴적시키는 공정, 상기 배선용 금속을 에칭하여 상기 제 1 개공부의 선폭(線幅)을 갖는 정도로 접속전극을 형성함과 더불어 상기 제 1 버퍼층상에 선택적으로 제 1 배선층을 형성하는 공정, 제 3 버퍼층을 퇴적시켜서 이방성 에칭을 실시함으로써 상기 접속전극 및 제 1 배선층의 각 측벽에 이 제 3 버퍼층을 잔존시키는 공정, 제 2 층간절연막을 형성하고 이 제 2 층간절연막에 상기 제 1 배선층이 노출되도록 제 3
(작용)
상기한 것처럼 구성된 본 발명에서는 제 1 개공부의 측면에 형성한 제 2 버퍼층(Side Wall)이 제 2 개공부 형성시의 실효적인 정합여유로 된다. 또한, 제 1 배선층의 측면에 형성된 제 3 버퍼층(Side Wall)이 제 3 개 공부 형성시 제 1 배선층에 대한 실효적인 정합여유로 된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도(a)~(e)는 각각 본 발명의 1실시예 방법에 의한 반도체장치에 사용되는 접속전극 및 금속배선의 제조공정을 차례차례 나타낸 단면도이다.
반도체기판(1)상에 웰영역(Well 領域)을 형성한 후 소자분리를 하고(도시하지 않았음), 소자영역상에 선택적으로 불순물을 도입시켜서 확산층(2)을 형성한다. 다음에는 CVD법(화학기상성장법)을 이용하여 SiO2막을 퇴적하고 계속해서 상기 SiO2막상에 BPSG막(보론 인 규화 유리)을 퇴적한 다음, 표면을 평탄화하기 위한 저온 리플로우공정(低溫 Reflow 工程)을 거쳐서 제 1 층간절연막(3)을 형성한다. 다음에는 예컨대 다결정실리콘이나 고융점 금속 규화물로 이루어진 제 1 버퍼층(4)을 CVD법을 이용해서 2000Å정도의 두께로 형성하고, 이어서 제 1 버퍼층(4)의 산화막(5; Stopper 절연막)을 형성한다[제 1 도(a)].
다음에는 RIE법(반응성 이온에칭법)을 이용하여 확산층(2)의 상부에 제 1 개공부(6 , 第 1 開孔部)를 뚫는다. 이 개공부(6)는 소정의 에칭시간으로 뚫는 바, 층간절연막(3)의 중간에서 에칭이 정지되게끔 하여 뚫는다[제 1 도(b)].
다음에는 예컨대 다결정실리콘이나 고융점 금속 규화물로 이루어진 제 2 버퍼층(7)을 3000Å정도로 형성한 후 RIE법을 이용하여 에칭해서 상기 제 1 개공부(6)의 측면에 버퍼층(7)을 잔존시킨다. 다음에는 이들 제1, 제 2 버퍼층(4,7)을 마스크로 이용하여 기판표면상의 확산층(2)의 일부영역이 노출되도록 접속공(8)을 형성한다[제 1 도(c)].
다음에는 Al-Si-Cu 합금을 스퍼터법으로 증착시킨 후, 400∼500℃로 열처리하여 접속공(8)내에 용융·충전시키고, 다시 Al-Si-Cu 합금을 증착시킨다. 그후, 패터닝하여 제 1 배선층(9)과 그 동일층인 접속전극(10)을 형성한다[제 1 도(d)].
다음에는 300~400℃의 저온 플라즈마 CVD법(SiH4還元法)을 이용하여 예컨대 다결정실리콘이나 고융점 금속 규화물로 이루어진 제 3 버퍼층(11)을 상기 제 2 버퍼층(4)보다도 충분히 두껍게 퇴적시키고, RIE법을 이용하여 에칭한다. 이로써 상기 제 1 배선층(9) 및 접속전극(10)의 측면에만 버퍼층(11)을 잔존시킨다. 그후, 플라즈마 CVD법을 이용하여 제 2 층간절연막(12)을 형성한다. 다음에는 에칭법을 이용하여 상기 제 2 층간절연막(12)의 평탄화를 실시하고 상기 제 1 배선층(9)이 노출되는 VIA 접속공(13)을 뚫는다. 그후, CVD법을 이용하여 상기 VIA 접속공(13)내에 선택적으로 W막(14 ; 텅스텐막)을 퇴적한다. 다음에는 Al-Si-Cu 합금으로 이루어진 제 2 배선층(15)을 증착시키고 패터닝하여 상기 W막(14)상에 제 2 배선층(15)을 형성한다[제
상기 실시예의 방법에 의하면, 접속공(8)의 일부 측면에 형성된 측벽(버퍼층 7)이 접속공(8) 개공시의 확산층(2) 및 접속전극(10)에 대한 실효적인 정합여유로 된다. 이와 같이 하면, 도시하지 않았지만 확산층(2)을 사이에 두고 기판(1)상에 게이트전극이 형성되어 있는 경우, 확산층을 작게 형성할 수 있어서 소자의 미세화가 용이하게 된다.
또한, 상기 제 1 배선층(9)의 측면에 형성된 측벽(버퍼층 11)이 VIA 접속공(13)의 개공시에 제 1 배선층(9)에 대한 실효적인 정합여유로 된다.
상기 배선층(9) 및 접속전극(10)은 측면의 측벽(버퍼층 11)에 의해 순 테이퍼(順 Taper)를 갖는 형상(形狀)으로 된다. 이로써, 층간절연막(12)의 평탄화가 용이해지게 된다.
한편, 상기 실시예에 의하면 제 1 도(d)에 있어서 Al 합금의 용융화에 의해 접속공(8)내를 충전시키고 있지만, 이와 달리 다결정실리콘이나 W(텅스텐)등의 고융점 금속을 충전시켜도 상관없다. 또한, 접속공(8)내에 용융·충전되는 Al 합금의 받침으로 예컨대 TiN/Ti 적층구조 등과 같은 배리어 메탈층(Barrier Metal 層)을 이용하면, 열처리에 의한 Al의 기판 침입을 방지할 수 있다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 접속공 및 배선의 측면에 측벽을 형성하고 이를 실효적인 마스크 정합여유로 삼는 배선구조를 구현할 수 있으므로, 마스크 정합여유로서 소정의 값을 적극적으로 취할 필요가 없게 된다. 그 결과, 미세화된 고신뢰성의 반도체장치 및 그 제조방법을 제공할 수 있다.

Claims (3)

  1. 제 1 도전형의 반도체기판(1)과, 이 반도체기판(1)상에 형성된 제 1 층간절연막(3), 이 제 1 층간절연막(3)상에 형성된 제 1 버퍼 층(4), 상기 제 1 층간절연막(3)중에 바닥부분을 갖는 제 1 개공부(6), 이 제 1개공부(6)의 측벽에 형성된 제 2 버퍼층(7), 이 제 2 버퍼층(7)에 의해 개공폭(開孔幅)이 좁혀지며 상기 제 1 개공부(6)의 바닥부분을 관통하여 상기 반도체기판(1)의 표면을 노출시키는 제 2 개공부(8), 상기 제 1 버퍼층(4)상에 선택적으로 형성된 제 1 배선층(9), 상기 제 2 개공부(8)내를 충전해서 상기 제 2 버퍼층(7)상에 형성된 상기 제 1 배선층(9)과 동일한 층의 접속전극(10), 상기 제 1 배선층(9) 및 상기 접속전극(10)의 각 측벽으로서 형성된 제 3 버퍼층(11), 상기 제 1 배선층(9) 및 상기 접속전극(10)을 덮는 제 2 층간전연막(12), 이 제 2 층간절연막(12)에 뚫려져서 상기 제 1 배선층(9)을 노출시키도록 형성된 제 3 개공부(13), 이 제 3 개공부(13)내를 충전해서 상기 제 1 배선층(9)상에 형성된 고융점 금곡막(14), 이 고융점 금속막(14)상에 형성된 제 2 배선층(15)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제 1 도전형 반도제기판(1)상에 제 1 층간절연막(3)을 형성하는 공정과, 이 제 1 층간절연막(3)상에 제 1 버퍼층(4) 및 스토퍼 절연막(5)을 형성하는 공정, 상기 제 1 층간절연막(3)중에 바닥부분을 갖는 제 1 개공부(6)를 선택적으로 형성하는 공정, 상기 스토퍼 절연막(5)상 및 상기 제 1 개공부(6)를 덮는 제 2 버퍼층(7)을 형성하는 공정, 이방성 에칭법을 이용하여 상기 제 1 개공부(6)의 측벽에 제 2 버퍼층(7)을 잔존시키는 공정, 상기 제1,제2버퍼층 (4,7)을 마스크로 이용하여 이방성 에칭을 실시해서 상기 제1개동부(6)의 바닥부분을관통하며 상기 반도체기판(1)의 표면을 노출시키게 되는 제2개공부(8)를 형성하는 공정, 배선용 금속을 상기 제2개공부(8)내에 충전시킴과 더불어 상기 제2버퍼층 (7)상에 퇴적시키는 공정, 상기 배선을 금속을 에칭하여 상기 제1개공부(6)의 선폭을 갖는 정도로 접속전극(10)을 형성함과 더불어 상기 제1버퍼층(4)상에선택적으로 제1배선층 (9)을 형성하는 공정, 제3버퍼층 (11)을 퇴적시켜서 이방성 에칭을 실시함으로써 상기 접속전극(10) 및 제1배선층(9)의 각측벽에 이 제3버퍼층 (11)을 잔존시키는 공정, 제2층 간절연막(12)을 형성하고 이 제2층 간절연막(12)에 상시 제 1 배선층 (9)이 노출되도록 제3개공부 (13)를 형성하는 공정,이 제3개공부(13)내를 충전시키도록 상기 제1배선층(9)상에 고융점 금속막914)을 형성하는 공정, 이 고용점 금속막(14)상에 제2배성층 (15)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의제조방법.
  3. 제 2 항에 있어서, 상기 제1, 제2, 제 3 버퍼층을 다결정실리콘 혹은 고융점 금속 규화물로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019910004324A 1990-03-23 1991-03-19 반도체장치 및 그 제조방법 KR940005709B1 (ko)

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