KR940004741B1

KR940004741B1 - Color resolution graphics device

Info

Publication number: KR940004741B1
Application number: KR1019910022390A
Authority: KR
Inventors: 김해종
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1991-12-07
Filing date: 1991-12-07
Publication date: 1994-05-28
Anticipated expiration: 2011-12-07
Also published as: KR930013974A

Abstract

내용 없음.No content.

Description

Color resolution graphics device

제1도는 종래의 회로블럭도.1 is a conventional circuit block diagram.

제2도는 본 발명의 회로블럭도.2 is a circuit block diagram of the present invention.

제3도는 본 발명의 클럭지연부 상세도.3 is a detailed view of the clock delay unit of the present invention.

제4도는 본 발명의 메모리 상세도.4 is a detailed view of the memory of the present invention.

제5도는 본 발명의 LAD버스 구성도.5 is a LAD bus configuration of the present invention.

제6도는 본 발명의 제어신호 발생부 상세도.6 is a detailed view of a control signal generator of the present invention.

제7도는 본 발명의 각부 출력파형도.7 is an output waveform diagram of each part of the present invention.

제8도는 본 발명의 VRAM 내부상세도.8 is a detailed view of the internal VRAM of the present invention.

제9도는 본 발명의 메모리와 스크린 관계도.9 is a diagram illustrating a relationship between a memory and a screen of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : GSP 20 : VRAM10: GSP 20: VRAM

30 : RAMDAC 40 : 클럭발생부30: RAMDAC 40: clock generator

50 : 제어신호 발생부 60 : 클럭지연부50: control signal generator 60: clock delay unit

본 발명은 칼라 해상도 그래픽장치에 관한 것으로, 특히 그래픽스 시스템 프로세서에서 1024×768도의 24비트 칼라를 실현하기 위한 칼라 해상도 그래픽장치에 관한 것이다.The present invention relates to a color resolution graphics device, and more particularly, to a color resolution graphics device for realizing a 24-bit color of 1024 x 768 degrees in a graphics system processor.

종래의 기술은 제1도에 도시된 바와 같이 그래픽스 시스템 프로세서(이하 GSP라 한다)(1)에서 그래픽 처리를 위한 모든 동작을 관장한다.The prior art manages all operations for graphics processing in the graphics system processor (hereinafter referred to as GSP) 1 as shown in FIG.

상기 GSP(1)에는 비디오 메모리인 VRAM(2)이 연결되며, 이것은 듀얼포트를 가진 메모리로서 그래픽스에 관련된 데이터를 저장하고 상기 VRAM(2)에서 출력되는 픽셀(화소)은 디지탈 칼라정보를 갖는다.The GSP 1 is connected to a VRAM 2, which is a video memory, which is a dual-ported memory that stores data related to graphics and pixels (pixels) output from the VRAM 2 have digital color information.

상기 VRAM(2)에는 비디오 디지탈신호를 아날로그 신호로 바꾸어주는 VDAC(3)가 연결되며, 디지탈 칼라정보를 모니터가 받아들일 수 있는 RGB 아날로그 신호로 변환시켜준다.The VRAM 2 is connected to a VDAC 3 that converts a video digital signal into an analog signal, and converts the digital color information into an RGB analog signal that can be accepted by the monitor.

한편 클럭발생부(4)에서는 상기 GSP(1)와 VRAM(2) 및 VDAC(3)에 각각의 클럭신호를 입력시켜준다.On the other hand, the clock generator 4 inputs each clock signal to the GSP 1, the VRAM 2, and the VDAC 3.

이러한 종래의 기술에서 상기 VRAM(2)에서 출력되는 픽셀은 상기 VDAC(3)에 인가되는 도트클럭(DOTCLK)과 같은 속도를 가진 SCLK의 속도로 쉬프트되어 출력된다.In this conventional technique, the pixel output from the VRAM 2 is shifted and output at the speed of SCLK having the same speed as the dot clock DOTCLK applied to the VDAC 3.

그런데 해상도가 높아지면 도트클럭이 고속이어야 한다.If the resolution is high, the dot clock should be fast.

예를 들면 1024×768 해상도에서는 보통64MHZ의 클럭이 사용된다.For example, at 1024x768 resolution, a clock of 64MHZ is usually used.

이러한 상황에서는 상기 VRAM(2)으로부터 64MHZ의 속도로 픽셀을 출력시켜야 한다. 그렇지만 현재 많이 사용되는 비데오 메모리는 SCLK의 최대값을 33MHZ정도 이므로 64MHZ에 비해 작다.In such a situation, pixels must be output from the VRAM 2 at a speed of 64 MHz. However, currently used video memory is smaller than 64MHZ because the maximum value of SCLK is about 33MHZ.

따라서 종래기술의 문제점은 해상도를 높이는데 한계가 있다는 것이다.Therefore, the problem of the prior art is that there is a limit to increase the resolution.

본 발명은 상기한 종래의 문제점을 해결하기 위하여 창안한 것으로 본 발명의 목적은 그래픽스 시스템 프로세서를 사용한 고해상도 그래픽스 카드에서 24비트 칼라를 구현하고 특히 1024×768 해상도에서 24비트 칼라의 해상도를 높이는 칼라 해상도 그래픽장치를 제공함에 있다.The present invention has been made to solve the above-mentioned problems. The object of the present invention is to implement a 24-bit color in a high resolution graphics card using a graphics system processor, and in particular to increase the resolution of 24-bit color at 1024 × 768 resolution. To provide a graphics device.

이하 상기한 본 발명의 목적을 달성하기 위한 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments for achieving the above object of the present invention will be described in detail.

제2도는 본 발명의 기능별 블럭구성도로서, VRAM(2a)의 배열수단과 쉬프트클럭(SCLK)의 발생수단을 개선한 기술이다.2 is a functional block diagram of the present invention, which improves the arrangement means of the VRAM 2a and the generation means of the shift clock SCLK.

본 발명에서 각 메모리뱅크는 32비트 배열의 265K×4 VRAM(20)이며 뱅크(Bank 0∼Bank 3)의 구성은 인터리브(Interleave) 방식을 이용한다.In the present invention, each memory bank is a 265K × 4 VRAM 20 in a 32-bit array, and the banks Bank 0 to Bank 3 use an interleave method.

상기 제2도에서 GSP(10)는 VRAM(20)에 연결되고 RAMDAC(30)를 통해 RGB 신호를 출력하도록 구성한다.In FIG. 2, the GSP 10 is connected to the VRAM 20 and configured to output an RGB signal through the RAMDAC 30.

또한 상기 GSP(10)에는 제어신호 발생부(50)를 통하여 상기 VRAM(2)에 연결되고 클럭발생부(40)는 상기 GSP(10)에 VCLK 클럭을 인가하고 상기 RAMDAC(30)에 도트클럭 DOTCLK를 인가하며, 동시에 클럭지연부(60)를 통하여 상기 VRAM(20)에 쉬프트클럭 SCLK을 인가하도록 구성한다.In addition, the GSP 10 is connected to the VRAM 2 through a control signal generator 50, and the clock generator 40 applies a VCLK clock to the GSP 10 and a dot clock to the RAMDAC 30. DOTCLK is applied and the shift clock SCLK is applied to the VRAM 20 through the clock delay unit 60 at the same time.

제3도는 상기 본 발명의 클럭지연부(60)를 좀 더 상세하게 도시한 것이다.3 illustrates the clock delay unit 60 of the present invention in more detail.

상기 클럭지연부(60)는 D형 플립플롭 5개로 제1 내지 제5플립플롭(61∼65)으로 구성되는데 상기 제1 및 제2플립플롭(61)(62)은 도트클럭 DOTCLK을 4분주하는데 사용되고, 상기 제3 내지 제5플립플롭(63∼65)은 상기 도트클럭의 주기×n배 만큼 시간을 지연시키는 기능을 갖는다.The clock delay unit 60 is composed of five D-type flip-flops and includes first to fifth flip-flops 61 to 65. The first and second flip-flops 61 and 62 divide the dot clock DOTCLK into four divisions. The third to fifth flip-flops 63 to 65 have a function of delaying time by a period x n times the dot clock.

제4도는 본 발명의 메모리장치인 VRAM(20)을 상세히 도시한 것으로, 제1 내지 제4뱅크메모리(21∼24)로 구성된다.4 shows the VRAM 20, which is the memory device of the present invention, in detail, and includes first to fourth bank memories 21 to 24. As shown in FIG.

제5도는 본 발명의 LAD버스의 어드레스 배열관계를 도시한 것이다.5 shows the address arrangement of the LAD buses of the present invention.

제6도는 본 발명의 제어신호 발생부(50)를 좀 더 상세히 도시한 것이다.6 shows the control signal generator 50 of the present invention in more detail.

상기 제어신호 발생부(50)는 메모리를 제어하기 위한 RAS신호를 발생시키는 로직으로 제1 내지 제4인버터(51∼54)와, 제1 내지 제9앤드게이트(71∼79)와, 제1 내지 제4오아게이트(56∼59)로 구성되며, 상기 GSP(10)로부터 출력되는 LAD버스(LAD 0∼LAD 3) (LAD 5) (LAD 6), URAS신호가 입력된 후 각 게이트를 거쳐 RAS 0∼RAS 3 신호를 만들고 이 신호를 VRAM(20)의 RAS 단자로 제4도와 같이 연결한다.The control signal generator 50 is logic for generating a RAS signal for controlling a memory. The first to fourth inverters 51 to 54, the first to ninth gates 71 to 79, and the first to fourth inverters 51 to 54, and And the fourth OA gates 56 to 59, and the LAD buses (LAD 0 to LAD 3) (LAD 5) (LAD 6) and the URAS signal outputted from the GSP 10 are inputted through the respective gates. Make RAS 0 ~ RAS 3 signal and connect this signal to RAS terminal of VRAM 20 as shown in FIG.

이하 본 발명의 각부 출력파형도인 제7도를 참조하면서 이들의 작용효과를 설명한다. 본 발명의 가장 주안점인 기술요지는 DOTCLK를 4분주한 후 시간지연 로직을 거친 4개의 클럭신호(SCLK 0∼SCLK 3)로써 4개의 메모리뱅크로 분리된 VRAM에 각각 입력시켜 픽셀(화소)을 VRAM으로부터 출력시킴으로써 DOTCLK과 같은 주파수의 SCLK로써 픽셀을 출력시키는 속도와 같게 하는 효과를 얻는 것이다. 이를 만족시키기 위하여 제3도와 같은 클럭지연부(60)가 구성되며, 제4도와 같은 제어신호 발생부(50)가 구성되어 메모리의 각 뱅크를 선택한다.Hereinafter, the effect of these will be described with reference to FIG. 7 which is an output waveform diagram of each part of the present invention. The technical focus of the present invention is that four clock signals (SCLK 0 to SCLK 3), which have undergone time-delay logic, are divided into four memory banks and divided into four memory banks, respectively. By outputting from the above, it is possible to obtain the same effect as outputting a pixel with SCLK of the same frequency as DOTCLK. To satisfy this, the clock delay unit 60 as shown in FIG. 3 is configured, and the control signal generator 50 as shown in FIG. 4 is configured to select each bank of the memory.

상기 제3도에서 제7도의 파형과 같은 DOTCLK파가 제1플립플롭(61)의 클럭(CK)단자로 입력되어 2분주된 후 제7도의 Qø파를 만든다.The DOTCLK wave, which is the same as the waveform of FIG. 3 to FIG. 7, is input to the clock CK terminal of the first flip-flop 61 and divided by two to form the Q? Wave of FIG. 7.

상기 Qø파는 다시 제2플립플롭(62)의 CK단자로 입력되어 2분주된 후 제7도의 SCLKø파를 만든다.The Q? Wave is again input to the CK terminal of the second flip-flop 62, and divided into two minutes to generate the SCLK? Wave of FIG.

상기 제2플립플롭(62)의 출력(SCLKø)은 상기 DOTCLK에 대해 결국 4분주된 신호가 된다. 상기 SCLK0 신호는 제3플립플롭(63)의 데이타단자(D)로 입력된 후 DOTCLK의 상승부에서 래치되어 출력되면 제7도의 SCLK1 신호가 된다.The output SCLK? Of the second flip-flop 62 eventually becomes a signal divided by four for the DOTCLK. The SCLK0 signal is input to the data terminal D of the third flip-flop 63 and then latched and output from the rising part of DOTCLK to become the SCLK1 signal of FIG. 7.

상기 SCLK1 신호는 DOTCLK의 1클럭 사이클만큼 시간지연이 된다.The SCLK1 signal is time delayed by one clock cycle of DOTCLK.

이와 같은 방법으로 각 플립플롭에서 출력되는 제7도의 SCLK2 및 SCLK3 신호는 각각 SCLK0 신호에 대해 3클럭 사이클 및 4클럭 사이클만큼 시간지연이 된다.In this manner, the SCLK2 and SCLK3 signals of FIG. 7 output from each flip-flop are time delayed by 3 clock cycles and 4 clock cycles with respect to the SCLK0 signal, respectively.

다음은 제어신호 발생부(5)의 로직과 관련된 제4도 내지 제6도 및 제8도를 참조하여 설명한다.Next, a description will be given with reference to FIGS. 4 through 6 and 8 related to the logic of the control signal generator 5.

상기 제4도는 본 발명의 메모리 구성으로써 제6도의 동작에 의해 각 메모리뱅크(21∼24)를 선택하기 위한 RAS 신호발생 로직이며, 제5도는 RAS 신호를 발생시키기 위한 32비트 어드레스의 구성도이다.4 is a RAS signal generation logic for selecting each memory bank 21 to 24 by the operation of FIG. 6 as a memory configuration of the present invention, and FIG. 5 is a configuration diagram of a 32-bit address for generating a RAS signal. .

VRAM(20)을 어드레싱하기 위해 두가지의 어드레스를 출력하는데 하나는 LAD버스로서 어드레스와 데이터가 멀티플렉스되는 버스와 LAD버스의 내부 및 비트들을 쪼개서 메모리에 연결시키는 행(ROW)어드레스(81)와 열(Column)어드레스(82)를 출력하는 멀티플렉스 어드레스이다.Two addresses are output for addressing the VRAM 20. One is a LAD bus, and a row address 81 and a column for splitting the internal and bits of the LAD bus and the bus into which the address and data are multiplexed and connected to the memory. (Column) This is a multiplex address for outputting the address 82.

상기 (83)번은 상대코드(status code)이다.(83) is a relative code (status code).

상기 제5도의 LAD버스 구조는 비트(0∼3)은 현재의 사이클과 상태를 알려주는 상태코드(83)를 출력하고 비트 4는 16비트 어드레싱시에 사용되며 비트 5는 32비트 어드레싱시에 사용된다.In the LAD bus structure of FIG. 5, bits 0 to 3 output a status code 83 indicating the current cycle and state, bit 4 is used for 16-bit addressing, and bit 5 is used for 32-bit addressing. do.

본 발명의 메모리 구조는 256×4의 32비트 구조이고, 256K 메모리셀을 어드레싱하는데는 행어드레스(81), 열어드레스(82) 각각이 9비트만 필요하므로 LAD5∼LAD14는 열어드레스(82)로, LAD15∼LAD22는 행어드레스(81)로 각각 선택되어 MA버스로 멀티플렉싱된 후 GSP(10)로부터 출력된다.The memory structure of the present invention is a 256-bit 32-bit structure, and since only 9 bits are required for each of the row address 81 and the open address 82 to address 256K memory cells, LAD5 to LAD14 are referred to as the open address 82. , LAD15 to LAD22 are each selected as the row address 81 and multiplexed onto the MA bus and then output from the GSP 10.

이때 제4도의 각 뱅크(21∼24)를 구분하며 선택하기 위해 LAD5, LAD6을 사용하는데 그 이유는 본 발명의 각 메모리뱅크가 연속적으로 연결되어야 하기 때문이다.In this case, LAD5 and LAD6 are used to select and select each bank 21 to 24 in FIG. 4 because each memory bank of the present invention must be connected in series.

즉 스크린(90)상에서 서로 연속되는 픽셀드(A∼D)이 각각 제1뱅크 내지 제4뱅크(21∼24)와 관련이 있기 때문에 메모리에 데이터를 써넣을 경우와 이들을 디스플라이하기 위해 CRTC(CRT 콘트롤러)가 읽어낼 경우 연속적으로 뱅크절환이 발생하여야 한다.That is, since the pixels A to D consecutive to each other on the screen 90 are related to the first to fourth banks 21 to 24, respectively, the CRTC (for writing data to the memory and distributing them) is used. When the CRT controller reads it, bank switching must occur continuously.

따라서 열어드레스(82)의 하위 2비트의 상태로서 다음표와 같이 뱅크를 선택한다.Therefore, as the state of the lower 2 bits of the open dress 82, a bank is selected as shown in the following table.

[표][table]

한편 VRAM(20)의 특성상 블랭크(BLANK) 기간동안 다음의 스캔라인, 즉 현재의 블랭크기간 후에 화면(90)에 디스플레이될 픽셀들을 제8도의 메모리셀(85)로부터 쉬프트 레지스터(86)로 전달해야 한다.On the other hand, due to the characteristics of the VRAM 20, pixels to be displayed on the screen 90 after the next scan line, that is, during the current blank period, must be transferred from the memory cell 85 of FIG. 8 to the shift register 86. do.

따라서 이때에는 GSP(10)의 LAD버스로부터 출력되는 상태코드(83)를 디코딩하여 모든 메모리뱅크에 전달이 되어야 한다.Therefore, at this time, the status code 83 outputted from the LAD bus of the GSP 10 should be decoded and transmitted to all memory banks.

상기와 같은 로직 등가를 나타내면If you represent the logic equivalent

(등가표)(Equivalent table)

상기한 등가표를 회로로 표현하면 상술한 제6도와 같은 게이트 로직으로 된다.When the equivalent table is represented by a circuit, the gate logic is the same as that of FIG.

이상에서 상세히 설명한 바와같이 본 발명은 1024×768의 해상도를 구현하기 위해 사용되는 64MHZ의 DOTCLK을 4분주하여 SCLK로 사용함으로써 고해상도의 24비트 칼라를 표현할 수 있는 뛰어난 장점이 있다.As described in detail above, the present invention has an excellent advantage of expressing high resolution 24-bit color by dividing the DOTCLK of 64MHZ, which is used to implement a resolution of 1024 × 768, as the SCLK.

Claims

The clock delay unit 60 divides the dot clock DOTCLK outputted from the clock generation unit 40 and the first through fourth bank memories 21 through 4 which receive the divided clock signals SCLK0-SCLK3. 24 and a control signal generator 50 for receiving input signals from the GSP 10 and generating control signals RAS0-RAS3 for controlling each of the memory banks of the VRAM. And a speed at which the pixel signal is output from the VRAM to a speed at which the pixel is output by a shift clock (SCLK) of the same frequency as the dot clock (DOTCLK) of the clock generator.

2. The clock delay unit 60 further includes a first flip-flop 62 for dividing a DOTCLK signal input from the clock generator 40 and the clock divided by two. A second flip-flop 62 for dividing into two to be divided into four, and third to fifth flip-flops 63 to 65 for latching the four-divided clock signal and time-delaying one cycle each. Characterized in that the device.

The method of claim 1, wherein when generating the RAS signal from the control signal generator 50, the 32-bit address configuration of the RAD bus is a row address for splitting the internal bits of the bus and LAD bus into which the address and data are multiplexed and connected to the memory. (81), an open dress (82) which is a multiplexing address, and a status code (83) for indicating the state of the current cycle.