KR940003810B1 - 파이프라인 아날로그/디지틀 변환기 - Google Patents

Abstract

내용 없음.

Description

파이프라인 아날로그/디지틀 변환기

제1도는 본 발명에 적용된 파이프라인 알고리즘의 흐름도.

제2도는 본 발명에 의한 아날로그/디지틀 변환기의 블록도.

제3도는 본 발명에 의한 아날로그/디지틀 변환기의 세부 회로도.

제4도는 본 발명에 의한 파이프라인 아날로그/디지틀 변환기의 1개의 스테이지의 신호파형도.

제5도는 본 발멸에 의한 파이프라인 아날로그/디지틀 변환기의 전체 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

101 내지 10N : 스테이지 200 : 기준신호 발생부

C1 내지 C3 : 비교기(40) S1, S2 : 섭트랙터

INT1 내지 INT6 : 인버터 Q1 내지 Q4 : CMOS 트랜지스터

R1 내지 Rn : 저항 D1 내지 D2 : 다이오드

본 발명은 입력되는 아날로그 신호를 디지틀 신호를 변환하는 아날로그/디지틀 변환기(Analog/digital Converter : 이하 A/D 변환기라 한다)에 관한 것으로, 특히 파이프라인 개념에 의거한 A/D 변환기에 관한 것이다.

종래의 A/D 변환기는 연속 근접 A/D 변환기(Successive Approximation Analog/digital Converter), 병렬 A/D 변환기(Parallel A/D Converter), 및 추적 A/D 변환기(Tracking A/D Converter)에 의해 구현되었고, 논문에 의해 발표된 A/D 변환방법으로는 기준치 저장 알고리즘(Reference Storing Algorithm)과 기준치비저장 알고리즘(Reference Nonstoring Algorithm)등이 있다.

그러나 상기 종래의 A/D 변환기는 회로가 복잡하거나 변환속도가 느린 단점등이 있다.

따라서 상기 단점을 개선하기 위해 안출된 본 발명은 파이프 라인 개념에 의거하고 비교기와 섭트랙터(subtracter) 및 간단한 논리회로를 사용하여 회로를 단순화하고 변환속도를 단축시킨 A/D 변환기를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 입력되는 아날로그 신호와 기준신호를 비교하여 다수의 디지틀 신호를 만들어 내는 아날로그/디지틀 변환회로에 있어서, 상기 기준신호를 입력으로 하여 다수의 기준신호를 발생시키는 기준신호 발생수단, 및 상기 기준신호 발생수단에 연결되어 아날로그 신호와 기준신호를 입력으로 하여 아날로그 신호와 디지틀 변환된 신호를 출력하는 다수의 아날로그/디지틀 변환 스테이지 수단을 구비하는 것을 특징으로 한다.

이하, 첨부단 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명에 적용된 파이프라인 알고리즘의 흐름도로서, 101은 첫번째 스테이지, 102는 두번째 스테이지, 10N은 n번째 스테이지를 각각 나타낸다.

각 스테이지의 알고리즘은 그 개념에 있어서 동일하며 (N-1)번째의 스테이지는 n번째 스테이지에 영향을 주는 구조로 되어 있다.

먼저, 입력되는 아날로그 신호(Vin)를 디지틀신호로 변환하기 위해서는 비교하는 과정이 필요한데 이를 위해 기준전위(Vref)가 필요하다. 상기 기준전위(Vref)는 각 스테이지마다 일정한 값이 결정되어 있는데, 입력되는 아날로그 신호(Vin) 보다 작은 값으로 설정해 놓는다. 즉,

Vr=1/2×Vin(Vref)

Vr2=1/2×Vr1

Vr3=1/2×Vr2

…………

Vrn=1/2×Vr(n-1)

등으로 설정한다. 부호의 편의상 (Vref)는 (Vr1)으로 사용하고, (Vin)은 (Vin1)으로 사용한다. 또한 아날로그 입력신호(Vin)도 매스테이지마다 필요한데, 첫번째 스테이지에서는 (Vin)이 그대로 (Vin1)으로 사용되어지나, 다음 스테이지부터는 알고리즘에 의거하여 발생된 출력값이 사용되어진다. 즉, 일반적으로 Vin>Vr일 때는 (Vin-Vr)이 다음 스테이지의 입력으로 사용되어지고, Vin<Vr 일 때는 (Vin) 자체가 그대로 다음 스테이지의 입력으로 사용되어진다.

상기 파이프라인 알고리즘을 제1도를 참조하여 세부적으로 설명하면 다음과 같다.

첫번째 스테이지에서 (제1도의 101) Vin1>Vr1이면 (Vin1-Vr1)의 값이 두번째 스테이지의 입력으로 작용하고, Vin1<Vr1이면 Vin1의 값이 두번째 스테이지의 입력으로 작용하여, Vin2는 (Vin1-Vr1) 또는 Vin1의 값이 된다.

두번째 스테이지에서 (제1도에서 102) Vin2>Vr2이면 (Vin2-Vr2)의 값이 세번째 스테이지의 입력으로 작용하고, Vin2<Vr2이면 Vin2의 값이 세번째 스테이지의 입력으로 작용하여, Vin3의 값은 (Vin2-Vr2) 또는 Vin2의 값이다.

n번째 스테이지에서는 (제1도에서 10N) Vin n>Vrn이거나 Vin n<Vm인지를 비교하기만 하여 이 값에 따라 n번째의 디지틀 비트를 결정한다. 그러므로, 첫번째 스테이지부터 (n-1)번째 스테이지까지는 동일한 개념으로 사용되었고, n번째 스테이지는 더욱 간략한 알고리즘이 사용되었다.

제2도는 본 발명에 의한 A/D 변환기의 개략적인 구성을 나타낸 블록도로, 101은 첫번째 스테이지, 102는 두번째 스테이지, 10N은 n번째 스테이지, R₁내지 Rn은 저항을 각각 나타낸다.

한 개의 스테이지는 제2도에 도시한 바와 같이 한 개의 디지틀 출력을 만들어내고, 첫번째 스테이지(101)의 입력으로는 (Vin)으로 표시되는 아날로그 입력과 상기 아날로그 입력값과의 비교를 위하여 기준전위(Vref)가 필요하다. 즉,

첫번째 스테이지에서는 Vr1(=Vref)

두번째 스테이지에서는 Vr2

……………

마지막 스테이지에서는 Vrn등의 값이 필요한데, Vref의 값만 입력되면 저항 R1,R2,…,Rn등으로 하여 모든 필요한 기준전위를 만들어 낸다. 각 스테이지는 아날로그 입력과 기준전위의 두 입력으로 구성되어 있으며, 출력 부분으로서는 1개의 디지틀 출력과 다른 1개의 아날로그 출력으로 구성되는데, 이 아날로그 출력은 다음 스테이지의 입력으로 작용하도록 되어 있으며, 마지막 스테이지(10N)에서만은 디지틀 출력만 있고 아날로그 출력은 나타나지 않는다.

기준전위(Vr1,Vr2,…,Vrn)를 각 스테이지에 공급하기 위하여 저항(R1 내지 Rn)으로 제어하며, (n-1)번째 스테이지는 n번째 스테이지(10n)에 영향을 주도록 되어 있고, n비터의 아날로그/디지틀 변환을 위하여는 n개의 스테이지가 필요하다. 즉, 첫번째 스테이지(101)는 MSB(Most Significant Bit)로서 첫번째 비트를 만들어내고 두번째 스테이지(102)는 두번째 비트를 만들어 내는 구조로서 n번째 스테이지(10N)는 LSB(Least Significant Bit)에 해당하는 n번째 비트를 만들어내는 구조이다.

제3도는 본 발명에 의한 A/D 변환기의 세부 회로도로, 101은 첫번째 스테이지, 102는 두번째 스테이지, 103은 3번째 스테이지 200은 기준신호 발생부, R1 내지 R3은 저항, C1 내지 C3은 비교기, S1와 S2는 섭트랙터(Subtracter), INT1 내지 INT6은 인버터, Q1 내지 Q4는 CMOS(Complementary MOS)트랜지스터를 각각 나타낸다.

상기 첫번째와 두번째 스테이지(101,102)는 아날로그 신호(Vin1,Vin2)와 기준전위(Vr1,Vr2)가 입력되는 비교기(C1,C2)의 출력단에 인버터(INT1,INT3)를 연결하고, 상기 비교기(C1,C2)의 출력단에 CMOS 트랜지스터(Q2,Q4)의 게이트를 연결하고, 상기 CMOS 트랜지스터(Q2,Q4)의 드레인 소오스에 각각, 아날로그 신호(Vin1,Vin2)와 기준전위(Vr1,Vr2)가 입력되는 섭트렉터(S1,S2)의 출력단자 다이오드(D1,D2)의 애노우드를 연결하고, 상기 인버터(INT1,INT3)의 출력단에 디지틀 변환된 각 비트를 출력하는 인버터(INT2,INT4)를 연결하고, 이와 병렬로 상기 인버터(INT1,INT3)의 출력단에 CMOS 트랜지스터(Q1,Q3)의 게이트를 연결하고, 상기 아날로그 신호(Vin1,Vin2) 입력단과 아날로그 신호(Vin2,Vin3)를 출력하는 다이오드(D1,D2)의 캐소우드에 각각 상기 CMOS 트랜지스터(Q1,Q3)의 드레인 소오스를 연결하여 구성한다.

그러나 마지막 스테이지(103)는 다음 스테이지에 영향을 줄 필요가 없으므로, 전단 스테이지의 구성에서 섭트랙터나 다이오드 및 CMOS 트랜지스터를 제외하고, 기준접압과 아날로그 신호를 입력받는 비교기(C3)와, 상기 비교기(Cn)의 출력단에 연결된 인버터(INT5), 및 인버터(INT5)의 출력단에 연결된 인버터(INT6)로 구성된다. 즉 전 스테이지의 아날로그 신호(Vin3)와 기준전위(Vr3)가 입력되는 비교기(C3)에 인버터(INT5)를 연결하고, 상기 인버터(INT5)의 출력단에 마지막 비트(LSB)를 출력하는 인버터(INT6)를 연결하여 구성한 것이다.

상기 기준신호 발생부(200)를 기준전위(Vr1,Vr2,Vr3)를 각 스테이지에 입력시키기 위해 상기 언급한 처음의 기준전위(Vref)를 첫번째 스테이지(101)의 기준전위(Vr1)로 하고, 상기 기준전위(Vr1)에 저항(R1)을 연결하여 두번째 스테이지(102)의 기준전위(Vr2)를 만들어 내고, 상기 기준전위(Vr2)에 저항(R2)을 연결하여 세번째 스테이지(103)의 기준전위(Vr3)를 만들어낸다.

상기 다이오드(D1,D2)는 CMOS 트랜지스터(Q2,Q4)를 통해서 출력되는 섭트랙터(S1,S2)의 출력 파형을 다시 안정화시켜 주는 역할을 담당한다. 비교기(C1,C2,C3)의 출력은 일반적으로 "+VDD" 또는 "-VDD"로서 나타내지므로, "-VDD"는 논리 값 로우(Low)로 나타내기 위하여 인버터(INT2,INT4,INT6)가 필요하다. 여기에서, VDD는 비교기(C1,C2,C3)의 +값의 공급 전원으로 일반적으로 VDD는 +5V를 사용한 상기와 같이 구성된 본 발명에 따른 A/D 변환기의 동작을 설명하면 다음과 같다.

먼저, 첫번재 스테이지(101)에서 (Vin1-Vr1)>0인 경우 비교기(C1)의 출력은 논리값 "하이(High)" 레벨 상태가 되므로 CMOS 트랜지스터(Q1)은 오프(off)되고 CMOS 트랜지스터(Q2)는 온(ON)되어, 섭트랙터(S1)의 출력은 (Vin1-Vr1)이 되어 CMOS 트랜지스터(Q2)와 다이오드(D1)를 통해 두번째 스테이지(102)의 아날로그 입력(Vin2)으로 작용한다.

또한 첫번째 스테이지(101)에서 (Vin1-Vr1)<0인 경우 비교기(C1)의 출력은 논리값 "로우(Low)"레벨 상태가 되므로 CMOS 트랜지스터(Q1)은 온되고 CMOS 트랜지스터(Q2)은 오프되고, 섭트랙터(S1)의 출력은 (Vin1)이 되어 CMOS 트랜지스터(Q1)을 통해 두번째 스테이지(102)의 아날로그 입력(Vin2)으로 작용한다.

두번째 스테이지(102)에서 (Vin2-Vr2)>0이면 비교기(C2)의 출력이 논리값 "하이"레벨 상태가 되므로 CMOS 트랜지스터(Q3)가 오프되고 CMOS 트랜지스터(Q4)가 온되고, 섭트랙터(S2)의 출력은 (Vin2-Vr2)가 되어 CMOS 트랜지스터(Q4)와 다이오드(D2)를 통해 세번째 스테이지(103)의 아날로그 입력(Vin3)으로 작용한다.

또한 두번째 스테이지(102)에서 (Vin2-Vr2)<0인 경우 비교기(C2)의 출력이 논리값 "로우"레벨상태가 되므로 CMOS 트랜지스터(Q3)는 온되고 CMOS 트랜지스터(Q4)는 오프되고, 섭트랙터(S2)의 출력은 (Vin2)이 되어 CMOS 트랜지스터(Q3)를 통해 세번째 스테이지(103)의 아날로그 입력(Vin3)으로 작용한다.

마찬가지로 세번째 스테이지(103)에서는 (Vin3-Vr3)>0인 경우 비교기(C3)의 출력은 논리값 "하이"레벨 상태가 되고 (Vin3-Vr3)<0인 경우 비교기(C3)의 출력은 논리값 "로우"레벨 상태가 되어 출력된다.

이와 같이 하여 각 스테이지(101,102,103)는 1개씩의 디지틀 출력을 만들어 내므로 n개의 디지틀 출력을 위하여는 n개의 스테이지만 연결하면 원하는 출력값을 얻는다.

제4도는 본 발명에 의한 파이프라인 A/D 변환기의 1개 스테이지의 신호파형도로서, n개의 스테이지중 첫번째 스테이지에 해당하는 타이밍도이다.

(401)은 비교기의 입력 파형으로서 기준전위(Vr1)는 아날로그 입력(Vin1)의 1/2정도의 값을 갖도록 설정되어 있다. (402)는 비교기(C1)의 출력으로서 기준전위(Vr1)를 기준으로 (Vin1<Vr1)이면 -VDD의 출력값을, Vin1>Vr1이면 +VDD의 출력 값을 나타낸다. 여기에서 VDD는 비교기의 공급 전원이다. (403)은 섭트랙터(S1)의 출력으로 아날로그 입력(Vin1)에서 기준전위(Vr1)를 뺀 값이 출력으로 나타나므로 (Vin1-Vr1)값이 곧 섭트랙터(S1)의 출력값이다. (404)는 인버터(INT1)의 출력으로 CMOS 트랜지스터(Q1)를 온/오프(on/off)시키는 역할을 하고, (405)는 인버터(INT2)의 출력으로 최종적으로 이 스테이지의 디지틀 출력을 나타낸다.

(406)은 CMOS 트랜지스터(Q1)의 출력이며, (407)은 CMOS 트랜지스터(Q2)의 출력인데, (408)은 (-)부호의 값에서 CMOS 트랜지스터(Q2)의 출력이 안정화되지 못하므로 다이오드(D1)를 사용하여 파형을 안정화시킨 것이다. 그리하여 최종적으로 이 스테이지의 출력은 CMOS 트랜지스터(Q1)의 출력과 다이오드(D1)의 출력이 합성화된 모양으로 나타나는 도면의 (409)이며, 이 값이 다음 스테이지의 입력으로 작용한다. 각각의 스테이지에서 나타나는 타이밍도는 동일한 개념이므로 다른 스테이지에서도 동일한 방법으로 설명된다.

제5도는 본 발명에 의한 파이프라인 A/D 변환기의 전체 신호파형도로, 0에서 5V까지 변화하는 입력 파형에 대하여 아날로그/디지틀 변환을 하는 경우의 신호파형을 나타낸다.

첫번째 스테이지(101)에서 기준전위(Vr1)는 (1/2×Vin1)으로 정했을 때 (Vin1<Vr1)이면 논리값 "로우"를 나타내고 (Vin1>Vr1)이면 논리값은 "하이"를 나타낸다. 동일한 입력 파형에 대하여 두번째 스테이지(102)에서는 (1/2×Vin1)을 기준으로 0에서 1/2×Vin1까지 입력 파형이 두번 변화한다. 이때의 기준전위(Vr2)는 (1/2×Vr1)이 되며, (Vin2<Vr2)이면 디지틀 출력값은 논리 "로우"를 나타내고, (Vin2>Vr2)이면 디지틀 출력값은 논리 "하이"를 나타낸다. 이와 똑같은 방법으로 세번째 스테이지(103)에서 적용되어 아날로그 입력(Vin3)은 (1/2 ×Vin2)으로 0부터 (1/2×Vin2)까지 변화하며, 기준전위(Vr3)는 (1/2×Vr2)으로서 (Vin3<Vr3)이면, 디지틀 출력값은 "로우"이고, (Vin3>Vr3)이면 디지틀 출력값은 논리 "하이"를 나타낸다.

그러므로 입력 파형이 0에서 5V까지 변화시킬 때 3비트의 경우

0 0 0 0 1 1 1 1 : 첫번째 스테이지 디지틀 출력

0 0 1 1 0 0 1 1 : 두번째 스테이지 디지틀 출력

0 1 0 1 0 1 0 1 : 세번째 스테이지 디지틀 출력

으로 되는 디지틀 출력을 나타낸다.

상기와 같이 구성되어 동작하는 본 발명은 일반적인 A/D 변환기와는 구성 및 방법이 다르고, 회로 구성상의 측면에서도 비교해 볼 때 알고리즘이 간단하고 회로 구성이 용이하며, 비교적 논리 소자도 간단하므로 쉽게 집적화시킬 수 있고 집적화된 칩을 사용시 안정하게 동작하는 적용효과가 있으며, 동작 속도가 빠르므로 저속이나 고속에 관계없이 각종 측정기나 아날로그/디지틀 변환 통신망등 통신시스템, 각종 계측기 및 아날로그/디지틀 프로세싱 응용을 위한 모든 시스템에 적용 가능하다.

Claims (5)

1. 입력되는 아날로그 신호(Vin)와 기준신호(Vref)를 비교하여 다수(n)의 디지틀 신호를 만들어 내는 아날로그/디지틀 변환회로에 있어서 ; 상기 기준신호(Vref)를 입력으로 하여 다수의 기준신호(Vr1 내지 Vrn)를 발생시키는 기준신호 발생수단(200), 및 상기 기준신호 발생수단(200)에서 제공하는 기준신호(Vr1 내지 Vrn)를 입력받고 아날로그 신호(Vin1 내지 Vinn)를 입력으로 하여 아날로그 신호(Vin2 내지 Vinn)와 디지틀 변환된 신호를 출력하는 다수(n)의 아날로그/디지틀 변환 스테이지 수단(101 내지 10N)을 구비하는 것을 특징으로 하는 아날로그/디지틀 변환기.
2. 제1항에 있어서, 상기 기준신호 발생수단(200)은 기준신호(Vref)를 입력단과 접지 사이에 직렬로 연결된 다수의 저항(R1 내지 Rn)으로 구성되되, 각 저항의 접속점에 상기 아날로그/디지틀 변환 스테이지수단(101 내지 10N)의 기준신호(Vr1 내지 Vrn)입력단이 연결되도록 한 것을 특징으로 하는 아날로그/디지틀 변환기.
3. 제1항에 있어서, 상기 아날로그/디지틀 변환 스테이지 수단(101 내지 10N) 중 마지막 아날로그/디지틀 변환 스테이지 수단(10N)을 제외한 나머지 아날로그/디지틀 변환 스테이지 수단(101 내지 10(N-1))은, 상기 아날로그 신호(Vin1 내지 Vinn)와 기준신호 (Vr1 내지 Vrn)를 입력으로 하는 비교기(C1 내지 Cn), 상기 아날로그 신호(Vin1 내지Vinn)와 기준신호(Vr1 내지 Vrn)를 입력으로 하는 섭트랙터(S1 내지 Sn), 상기 비교기(C1 내지 Cn)의 출력단에 입력단이 연결된 제1인버터(INT1 내지 INT(2n-1)), 상기 제1인버터(INT1 내지 INT(2n-1))의 출력단에 입력단이 연결되어 디지틀 변환된 신호를 출력하는 제1인버터(INT2 내지 INT2n), 상기 비교기(C1 내지 Cn)의 출력단에 게이트가 연결되고 상기 섭트랙터(S1 내지 Sn)의 출력단에 드레인이 연결되어 상기 비교수단(C1 내지 Cn)의 출력에 따라 상기 섭트랙터(S1 내지 Sn)의 출력을 스위치하여 출력하는 제1CMOS 트랜지스터(Q2 내지 Q2n), 및 상기 제1인버터(INT1 내지 INT(2n-1))의 출력단에 게이트가 연결되고 상기 아날로그 신호(Vin1 내지 Vin(n-1))입력단에 드레인이 연결되어 상기 제1인버터(INT1 내지 INT(2n-1))의 출력에 따라 상기 아날로그 신호(Vin1 내지 Vin(n-1))입력을 스위칭 출력하여 다음단의 아날로그/디지틀 변환 스테이지 수단에 제공하는 제2CMOS트랜지스터(Q1 내지 Q(2n-1))를 구비하는 것을 특징으로 하는 아날로그/디지틀 변환기.
4. 제3항에 있어서, 상기 제1CMOS트랜지스터(Q2 내지 Q2n)의 소오스에 애노우드가 연결되고 다음단의 아날로그/디지틀 변환 스테이지 수단의 아날로그 신호(Vin2 내지 Vinn)입력단에 캐소우드가 연결되어 상기 섭트랙터 수단(S1 내지 Sn)의 출력을 안정화시키는 다이오드(D1 내지 Dn)을 더 포함하여 구성되는 것을 특징으로 하는 아날로그/디지틀 변환기.
5. 제1항에 있어서, 상기 마지막 아날로그/디지틀 변환 스테이지 수단(10N)은 상기 아날로그 신호(Vinn)와 기준신호(Vrn)를 입력으로 하는 비교기(Cn), 상기 비교기(Cn)의 출력단에 연결된 제1인버터(INT(2n-1)), 및 상기 제1인버터(INT(2n-1))의 출력단에 연결된 제2인버터(INT 2n)을 구비하는 것을 특징으로 하는 아날로그/디지틀 변환기.