KR940003400B1 - 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 반도체 기억장치의 개략적인 블록도면.

제2도는 이 발명에 따른 워드라인 선택논리회로의 구성례를 나타낸 회로도.

제3도 및 제4도는 제2도의 회로에 관련한 또 다른 실시예를 나타낸 회로 구성도이다.

이 발명은 다수의 메모리 블록으로 분할된 집적화된 반도체 기억장치에 관한 것으로, 특히 각 메모리 블록은 매트릭스상으로 배열된 다수의 메모리 셀을 포함하고 이 메모리 셀의 선택에 적합한 디코더 회로를 구비한 반도체 기억장치에 관한 것이다.

이러한 종류의 장치에 대한 회로는 1987년 출간된 ISSCC 문헌의 264~265 페이지에 개시된 바 있다. 이에 관련하여 이 발명에서 대상으로 하고 있는 기술에 대해 이하 설명한다.

제1도는 다수의 메모리 블록으로 분할된 직접화된 반도체 기억장치의 구성례를 개략적으로 나타낸 것인데, 이러한 메모리 블록 방식을 취하는 것은 대용량의 메모리 셀중 어느 한 셀의 억세스를 효과적으로 수행하려는 것이다. 즉, 워드라인의 데이타 억세스의 지연 등을 감소시키기 위해서 메모리 셀들은 여러개의 블록으로 분할하여 다수의 분할된 메모리 블록중 어느 하나의 선택에 따라 이 블록 내의 특정 메모리 셀을 선택하므로써 고속화와 더불어 저소비 전력을 도모하고 있다.

도면에서 참조부호 1 내지 i로 표시된 것은 매트릭스상으로 배열된 일군의 메모리 셀을 갖는 메모리 블록을 지시하는 것이다. 이들 각각의 메모리 블록은 블록선택 디코더(10)로부터 출력되는 블록선택신호내지에 의해서 선택된다. 동시에 메모리 블록 내의 워드라인(WL₁내지 WL_n)의 선택은 로우 어드레스(row address)가 주어졌을 때 로우디코더(11)에 의해서 출력된 로우 선택신호(내지)에 의해 선택된다.

그리고 각 메모리 블록은 블록선택신호와 로우 선택신호의 유효레벨에서 선택신호를 출력하도록 워드라인 선택논리회로(12)를 구비하고 있다.

대용량의 기억회로에서 메모리 셀 어레이를 여러개의 블록으로 나누어 실현함에 있어 그 나누어진 블록을 디코딩하기 위해서 도면에서 보인 워드라인 선택논리회로(12)와 같이 NOR 논리수단 또는 NAND 논리수단을 사용하고 있다.

그러나 도면에서는 예를들기 위해 NOR 논리수단(13)만이 도시되어 있다.

그런데 이러한 논리회로는 다수의 트랜지스터를 사용하여 실현하는 것으로 NOR나 NAND의 경우 4개 내지 6개의 트랜지스터를 요구하고 있다.

따라서, 대용량의 메모리 셀을 구현했을 시 이들 메모리 셀의 선택적 억세스를 위해 구비되는 논리회로의 차지하는 칩 면적이 넓어지게 되고, 또한 이들 논리수단은 반전논리수단보다 속도가 지연되어 동작되는데 도면과 같이 메모리 블록내의 워드라인(WL₁~WL_n) 각각에 연결된 논리수단의 입력 게이트 용량이 존재하므로 구속동작에 한계가 있게 된다.

이 발명은 여기 제기된 문제점을 해결하고자 이루어진 것이다. 본 발명의 목적은 메모리 셀의 고속 억세스와, 억세스 수단용 로직회로의 칩이 차지하는 면적을 줄일 수 있는 개선된 간이화된 회로구성의 로우 워드라인 선택논리회로를 구비한 반도체 기억장치를 제공하는 것이다.

이 발명은 워드라인을 다수의 블록단위로 나누어, 블록단의 선택과 동시에 선택된 블록의 어느 워드라인이 선택되도록 함이 주요 특징이다.

이 발명에 따른 워드라인 선택논리회로는 일군의 워드라인 블록으로 분할되어 각 블록에는 블록 선택디코더 출력신호에 따라 스위치되는 스위칭 수단이 구비되어 있다. 선택된 워드라인 블록을 활성화시키고, 이 활성화된 워드라인 블록에는 로우 디코더로부터 출력되는 신호가 인가되므로서 메모리 블록내의 워드라인이 선택되도록 하고 있다.

상기 스위칭 수단과 워드라인 각각에 연결된 논리수단은 블록선택디코더 출력신호와 로우디코더의 신호에 따라서 선택적으로 조합되어 인버터, NOR 또는 NAND 등의 논리회로가 성립되도록 구성되므로 회로 구현시 요구되는 능동소자의 수가 감소되기 때문에 고속 억세스 및 칩면적의 감소가 실현될 수 있는 것이다.

이하, 이 발명에서 제공되는 다수의 실시예에 대하여 먼저 이 발명의 문제점에 관련한 바람직한 제1실시예를 상세히 기술한다.

제1실시예로서, 이 발명에 따른 반도체 기억장치는 메모리 블록내의 워드라인 선택을 위한 논리회로에 있어, 로우 디코더 출력신호의 반전을 행하는 인버터의 출력을 워드라인에 연결하도록 하고, 이들 일군의 인버터의 동작여부를 제어하기 위해 블록선택신호의 반전된 신호를 제어신호로 출력하도록 스위칭 수단 또는 인버터 수단을 블록단위의 워드라인에 구비하여 구성됨을 특징으로 하고 있다.

이 발명의 워드라인 선택 논리회로의 구체적인 실시예는 제2도에 나타낸 바와 같다.

이 회로는 제1도에서 워드라인 선택논리회로(12)에 대한 개선이므로 그외 구성요소는 동일하게 사용된다.

앞서 기술한 바와 같이, 워드라인 선택논리회로는 블록단위로 되어 있기 때문에 제2도는 그 블록중 제1블록에 대하여 그 구성례를 나타낸 것이고, 이 구성례는 타 블록과 동일한 것이다. 그리고 블록전체에 대해 스위칭수단은 트랜지스터(T₈)과 (T₁₀)으로 구성됨이 도시되어 있다.

로우 디코더(11)부터 출력되는 워드라인 선택신호(~)는 이 신호를 받도록 연결된 인버젼수단(I₁~I₁₆)에 각각 입력된다. 여기서 인버젼수단(I₁~I₁₆)은 CMOS 구성으로 실현되었다. 이 인버젼 수단은 2개의 트랜지스터로 구성된다. 그리고 본 발명의 이 인버젼 수단은 일군의 블록으로 분할된다. 즉, 본 실시예에서는 16워드라인의 블록단위로 분할되고, 도면에는 참조부호 142로 지시되어 있다.

로우 디코더의 출력신호는 이에 연결된 인버젼 수단 즉, 인버터로 공급되므로 역으로 반전된 신호가 워드라인 선택에 기여할 것이나, 블록선택 디코더(10)의 출력신호()에 의해 선택적으로 전원이 공급되므로 선택된 인버터만이 동작된다.

일례로 워드라인의 갯수가 512개라고 가정하여 설명한다. 그리고 제1의 워드라인 선택회로블록(142) 내의 제16의 인버터(I₁₆)가 선택된다고 할 때, 즉 로우 디코더(11)로부터의 신호가 출력되고, 동시에 이 메모리셀이 속해 있는 메모리 블록(1)으로 블록선택디코더(10)가 출력신호를 출력하면, 16개의 워드라인마다 할당된, 전원에 연결된 PMOS 트랜지스터(T₈)와 일측이 접지로 연결된 NMOS 트랜지스터(T₁₀)와 쌍을 아울러 제2의 CMOS 인버터 즉 스위칭 수단을 구성하므로 이에 입력된 상기신호가 로우로 갈 때 T₈의 드레인은 마치 전원으로서 공급되고, 이 공급된 전원에 의해 상기신호를 받는 인버터(I₁₆)는 활성화되어 그 출력으로서 워드라인(WL₁₆)에 선택신호를 공급하므로 블록내의 메모리셀을 선택할 수 있도록 하는 것이다.

이 예에서 워드라인은 512개이고 워드라인 블록은 16개 워드라인 16개의 CMOS 인버터가 구성되고 제2의 인버터를 구성하는, 전원에 연결된 PMOS 트랜지스터(T₈)는 워드라인 블록당 할당되므로 32개의 트랜지스터가 필요하게 되고 이에 쌍을 이루는 NMOS 트랜지스터(T₁₀)는 16개의 워드라인 블록에 공통으로 단지 하나만으로 충분하다. 따라서 워드라인의 갯수가 증가할수록 즉 고용량의 기억장치에서는 이러한 구성에 근거하여 사용되는 소자 갯수가 절약되므로 칩 면적에 매우 유리한 것이다.

이 발명의 바람직한 실시예에 따른 구체적인 구성예에 따르면, 상기 예와 같이 메모리 블록중 어느 하나가 선택되어신호가 블록선택 디코더로부터 로우레벨, 즉 0V상태로 인가되면 이 신호를 받는 PMOS 트랜지스터(T₈)이 온되고, 또한 NMOS 트랜지스터(T₁₀)이 온상태에서 오프상태로 스위칭되므로 노드(N)의 전위는 로우에서 하이 즉 5V로 변하게 된다. 노드(N) 전위는의 로우신호를 받은 CMOS 인버터(141)에 전원으로 공급되고 따라서 인버터(141)는 하이의 신호를 출력하는데 메모리 셀 선택 억세스 시간의 단축을 갖게 한다.

W/L(Wide/Length)는 1μm/1μm일 때 0.14pF의 게이트 용량이 있으므로 P/N 트랜지스터의 물리적 크기를 단위없이 20.5라고 가정하면 종래의 경우인 제1도에서 NOR 논리회로 억세스에 따른 신호지연이 상기 캐패시터 크기 즉, 20.5×512×0.14pF 크기에 영향을 받게된다. 즉 512개의 워드라인에 따른 NOR 게이트를 구성하는 트랜지스터에 대한 용량에 비해 본 발명에 따른 용량은 단지 32개의 트랜지스터만신호를 받으므로 억세스 시간의 고속화를 얻을 수 있는 것이다. 더우기 다수의 능동소자로 구성되는 NOR 또는 NAND 논리회로에 비해 본 발명은 간단한 CMOS 인버터를 사용하므로 고속동작이 실현할 수 있다.

이 발명은 고속화 및 고 집적화 실현에 그대로 적용될 수 있는 개선된 디코딩회로 구성인 것이다.

제3도와 제4도는 이 발명의 목적에 관련된 또 다른 실시예 구성을 나타낸 것이다.

제3도는 트랜지스터(31~34)들이 NOR 논리회로 구성을 하여 NOR 논리에 의한 셀 선택방식에 대해 도시한 것이다. 상기 NOR 논리회로를 구성하는 트랜지스터중 전원에 연결된 PMOS 트랜지스터(31)를 워드라인 블록단위로 하나씩 할당하여 본 발명의 목적에 관련하여 구성된 것을 나타낸 것이다. 로우 디코더 출력을 받는, 워드라인당 구성된 트랜지스터(32~34)는 상기 워드라인 블록단위 하나씩 할당된 트랜지스터(31)과 함께 하나의 NOR 논리회로를 구성한다.

마찬가지로 제4도는 논리회로로서 NAND 논리회로를 채택한 경우를 도시한 것으로 트랜지스터(41~44)들의 조합이 NAND 논리를 구성하고 본 발명의 목적에 관련하여 워드라인인 블록단위로 회로가 재구성되어 있다. 즉, 블록선택 디코더의 출력신호를 받는 두개의 트랜지스터(43)(44)는 CMOS 인버터 구성으로 동작상태에 있으나, 이에 병렬로 로우 워드라인에 각각 연결되는 트랜지스터(41)(42)은 또한 인버터 구성으로서 상기 트랜지스터(43)(44)와 선택적으로 결합하여 결과적으로 NAND 논리회로를 구성하여 동작된다.

이 발명은 고용량의 고속화된 반도체 기억장치에 매우 적합히 적용될 수 있는 디코딩 회로를 제공하고 있으며, 더우기 소비 전력면에서도 유리한 메모리 셀 접근 방식을 제공하고 있다. 본 실시예에서는 설명을 위해 구체적인 수지가 사용되었으나 본 발명은 이에 국한되지 않고 다양한 변형예를 포함한다. 워드라인 선택회로의 블록화는 설계자에 따라 설정되고 이 블록을 인에이블/디저블하는 스위칭소자는 선택회로의 구성에 따라 이에 적합히 결합되어 적용될 수 있도록 한다.

Claims (6)

1. 매트릭스상으로 배열된 다수의 메모리 셀을 갖는 메모리 블록과, 이 메모리 블록의 워드라인을 선택하는 선택신호를 출력하는 로우 디코더와, 상기 다수의 메모리 블록을 선택하는 메모리 블록 선택디코더를 구비하고, 각 메모리 블록은 상기한 로우 디코더 출력신호와 메모리 블록 선택 디코더의 출력을 받아 워드라인을 선택하기 위한 워드라인 선택논리회로를 갖는 반도체 기억장치에 있어서, 상기 워드라인 선택논리회로는 각각의 로우 디코더의 신호를 반전시켜 각각의 해당 워드라인에 연결하는 인버젼 수단과, 이 인버젼 수단의 활성화/비활성화 제어를 위해 상기 메모리 블록선택 디코더의 출력신호를 받아 스위칭되는 스위칭수단을 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
2. 제1항에 있어서, 상기 워드라인 선택논리회로의 인버터 수단은 CMOS 구성의 P와 NMOS 트랜지스터로 된 것을 특징으로 하는 반도체 기억장치.
3. 제1항에 있어서, 상기 워드라인 선택논리회로는 일군의 워드라인 블록으로 분할되어 각 블록에는 전원에 연결되고 블록선택 디코더 출력신호에 따라 각 블록에는 전원에 연결되고 블록선택디코더 출력신호에 따라 온/오프되는 스위칭 수단이 각각 연결된 것을 특징으로 하는 반도체 기억장치.
4. 제3항에 있어서, 상기 스위칭 수단은 P 또는 n형 MOS 트랜지스터이고 이에 반대 도전형의 MOS 트랜지스터가 인버젼 수단 전체에 대해 이에 병렬로 연결됨을 특징으로 하는 반도체 기억장치.
5. 매트릭스상으로 배열된 다수의 메모리 셀을 갖는 메모리 블록과, 이 메모리 블록의 워드라인을 선택하는 선택신호를 출력하는 로우 디코더와, 상기 다수의 메모리 블록을 선택하는 메모리 블록 선택디코더를 구비하고, 각 메모리 블록은 상기한 로우 디코더 출력신호와 메모리 블록 선택 디코더의 출력을 받아 워드라인을 선택하기 위한 워드라인 선택논리회로를 갖는 반도체 기억장치에 있어서, 상기 워드라인 선택논리 회로는 워드라인을 블록으로 구분하여 다수의 워드라인 블록으로 구성되고, 각 워드라인 블록은 메모리 블록선택 디코더의 출력을 받는 트랜지스터와, 병렬로 공히 각 워드라인에 연결되는 로우 디코더 신호 반전수단과 함께 NOR 논리회로를 구성하여, 상기 메모리 블록선택 디코더의 출력과 로우 디코더 신호에 대해 선택적 NOR 논리기능을 갖도록 구성된 것을 특징으로 하는 반도체 기억장치.
6. 매트릭스상으로 배열된 다수의 메모리 셀을 갖는 메모리 블록과, 이 메모리 블록의 워드라인을 선택하는 선택신호를 출력하는 로우 디코더와, 상기 다수의 메모리 블록을 선택하는 메모리 블록 선택디코더를 구비하고, 각 메모리 블록은 상기한 로우 디코더 출력신호와 메모리 블록 선택 디코더의 출력을 받아 워드라인을 선택하기 위한 워드라인 선택논리회로를 갖는 반도체 기억장치에 있어서, 상기 워드라인 선택논리회로는 워드라인을 블록으로 구분하여 다수의 워드라인 블록으로 구성되고, 각 워드라인 블록은 메모리 블록선택 디코더의 출력된 신호에 의해 스위칭되는 MOS 트랜지스터가 블록별로 할당되고, 이 스위칭 수단의 온에 의해 전원 공급에 따라서 로우 디코더의 출력신호는 인버젼수단에 의해 선택된 워드라인에 선택신호를 공급하도록 상기 스위칭 수단에 대해 인버젼 수단이 워드라인 별로 병렬 연결됨을 특징으로 하는 반도체 기억장치.