KR940002464Y1 - Offset error compensation circuit - Google Patents
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Abstract
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Description
제 1 도는 종래의 오프셋 에러 보상회로도.1 is a conventional offset error compensation circuit diagram.
제 2 도는 본 고안의 오프셋 에러 보상 회로도.2 is an offset error compensation circuit diagram of the present invention.
제 3 도는 타이밍 챠트(Timing chart).3 is a timing chart.
제 4 도는 오프셋 전압레벨과 DC전압 레벨이 같을 경우의 타이밍 챠트.4 is a timing chart when the offset voltage level and the DC voltage level are the same.
제 5 도는 DC 전압레벨이 오프셋 전압레벨 보다 높을 경우의 타이밍 챠트.5 is a timing chart when the DC voltage level is higher than the offset voltage level.
제 6 도는 DC 전압레벨이 오프셋 전압레벨 보다 낮을 경우의 타이밍 챠트.6 is a timing chart when the DC voltage level is lower than the offset voltage level.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
fs : 데이타 변환클럭 fs' : fs의 지연된 클럭fs: data conversion clock fs': delayed clock of fs
BCK : 비트클럭 1 : 프리엠프(Pre-Amp)BCK: Bit Clock 1: Pre-Amp
2 : 저역 여파기(LPF) 3 : 오프셋 전압 인가기2: low pass filter (LPF) 3: offset voltage applicator
4 : 샘플 엔드 홀드(Sample and Hold)4: Sample End Hold (Sample and Hold)
5 : 아날로그/디지탈 변환기(A/D Converter)5: Analog / Digital Converter
6 : 인버터(inverter) 7 : D-플립플롭6: Inverter 7: D-Flip-Flop
8 : 적분기8: integrator
본 고안은 오프셋 에러 보상회로에 있어서 아날로그 신호를 디지탈 신호로 데이타 변환시 오전압에 의한 오프셋 에러를 보상하기 위한 오프셋 에러 보상회로에 관한 것이다.The present invention relates to an offset error compensation circuit for compensating for an offset error caused by an incorrect voltage when converting an analog signal into a digital signal in an offset error compensation circuit.
종래의 오프셋 에러 보상회로는 입력된 아날로그 신호를 증폭하기 위한 프리 앰프(1)와, 필요한 주파수 대역만을 통과시키기 위한 저역여파기(2)와, 오프셋 전압을 인가하기 위한 오프셋 인가기(3)와, 인버터 회로(6)와, 입력된 데이타를 양자화하기 위한 샘플 엔드 홀드회로(4)와, 아날로그 신호를 디지탈 신호로 변환하기 위한 아날로그/디지탈 변환기(5)로 구성된다.The conventional offset error compensation circuit includes a preamplifier (1) for amplifying an input analog signal, a low pass filter (2) for passing only a required frequency band, an offset applicator (3) for applying an offset voltage, An inverter circuit 6, a sample end hold circuit 4 for quantizing input data, and an analog / digital converter 5 for converting an analog signal into a digital signal.
위와 같이 구성되는 보상회로의 작용을 살펴보면 아날로그 신호가 입력단(N1)을 통하여 프리 앰프(1)로 입력되어 증폭이 되고 저역 여파기(2)에 의하여 입력되는 아날로그의 차단 주파수 영역이 설정된 다음 양자화를 하기 위하여 아날로그 신호에 오프셋 전압을 오프셋 전압 인가기(3)에 인가한다.Referring to the operation of the compensation circuit configured as described above, the analog signal is input to the preamplifier 1 through the input terminal (N1) and amplified, and the cutoff frequency range of the analog input by the low pass filter (2) is set and then quantized. In order to apply an offset voltage to the analog signal to the offset voltage applying device (3).
샤논의 정리에 의하여 샘플링 주파수(fs)가 결정되고 샘플 엔드 홀드회로(4)에 의하여 샘플링 주파수에 의하여 양자화 된다.The sampling frequency fs is determined by Shannon's theorem and quantized by the sampling frequency by the sample end hold circuit 4.
이 양자화 값을 아날로그/디지탈 변환기(5)에 의하여 데이타 변환을 행하여 디지탈 데이타가 출력단(OUT1)으로 출력한다.The quantized value is converted by the analog / digital converter 5 to output the digital data to the output terminal OUT1.
따라서 오프셋 전압 인가기 전단에서 가변 저항기를 이용하여 가변된 저항 값으로 오프셋 전압을 인가할 때 정확한 오프셋 전압을 인가할 수 없고 또한, 입력 레벨이 "0"일 때 변환된 데이타는 출력은 정확히 "0"레벨이 되지 않아 데이타의 재생시에 노이즈(noise)가 발생되며, 출력된 데이타가 디지탈 신호로 변환되기 이전에 아날로그 신호 부분에서 발생하는 노이즈를 제거할 수 없는 등의 문제점이 있었다.Therefore, when the offset voltage is applied to the variable resistor value using a variable resistor in front of the offset voltage applicator, the correct offset voltage cannot be applied. Also, when the input level is "0", the converted data is output exactly "0". "There was a problem that noise was not generated at the time of reproduction of data because it was not at the level, and noise generated in the analog signal portion could not be removed before the output data was converted into a digital signal.
본 고안은 상기와 같은 문제점을 해결하기 위하여 고안된 것으로서 이하 본 고안의 구성 및 작용 효과를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.The present invention has been devised to solve the above problems and will be described below in detail with reference to the accompanying drawings the configuration and operation effects of the present invention.
제 2 도에 도시된 바와 같이 입력된 아날로그 신호를 증폭하기 위한 프리엠프(1)는 필요한 주파수 대역만을 통과시키기 위한 저역 여파기(2)를 경유하며, 상기 저역 여파기(2) 출력단은 저항(R)과 접지된 가변저항(Rx)을 병렬로 연결한 접점(a)에 연결하고, 이에 다시 오프셋 전압인가기(3), 인버터회로(6), 샘플 앤드 홀드회로(4) 및 아날로그/디지탈 변환기(5)를 연결하고 상기 디지탈 변환기 출력단은 다시 D형 플립플롭(7)과 연산증폭기(A), 저항(R1)(R2) 및 콘덴서(C1) 등으로 구성된 적분기(8)를 접속하여 상기 적분기(8)의 출력단을 다시 접점(a)와 피드백되게 접속하여 구성되어 있다.As shown in FIG. 2, a preamplifier 1 for amplifying an input analog signal is passed through a low pass filter 2 for passing only a required frequency band, and the low pass filter 2 output terminal is a resistor R. And the grounded variable resistor (Rx) are connected to the contact (a) connected in parallel, and again to the offset voltage applicator (3), inverter circuit (6), sample and hold circuit (4) and analog / digital converter ( 5) and the digital converter output terminal is connected to an integrator 8 composed of a D-type flip-flop 7, an operational amplifier A, a resistor R1, an R2, a capacitor C1, and the like. The output terminal of 8) is connected back to the contact a to be configured.
상기한 바와 같이 구성된 본 고안에 의한 오프셋 보상회로는 아날로그 출력신호를 디지탈 신호로 펄스폭 변조(PCM)에 의해 2의 보수(2' Complemet)로 데이타 변환할 때 아날로그 신호가 입력단(IN1)에 인가되면 이러한 신호는 프리엠프(1)에 의해 증폭되고 저역 여파기(2)에 의하여 차단 주파수가 설정된 후, 오프셋 전압 인가기(3)에 의하여 오프셋 전압이 인가된다.In the offset compensation circuit according to the present invention configured as described above, the analog signal is applied to the input terminal IN1 when the analog output signal is converted into a digital signal by 2 'complement by 2 pulse width modulation (PCM). When this signal is amplified by the preamplifier 1 and the cutoff frequency is set by the low pass filter 2, the offset voltage is applied by the offset voltage applicator 3.
상기 오프셋 전압 인가기(3)를 통과한 신호는 다시 인버터 회로(6)를 통하여 신호가 반전되고 샘플 엔드 홀드회로(4)에 입력되어 양자화된 후, 아날로그/디지탈 변환기(5)에 의해서 변환된 디지탈 신호가 출력단(OUT2)으로 출력한다.The signal passed through the offset voltage applicator 3 is again inverted through the inverter circuit 6, inputted to the sample end hold circuit 4, quantized, and then converted by the analog / digital converter 5. The digital signal is output to the output terminal OUT2.
이때 이 값을 D형 플립플롭(7)에 입력하여 비트클럭(BCK)의 1/2 주기 만큼 지연된 주파수(fs')에 의하여 래치되므로 제 3 도에서와 같이 래치된 데이타는 디지탈 신호로 변환된 데이타의 MSB(NMost Significant Bit)만 얻게되며, 상기 래치된 MSB는 접점(a)과 연결된 적분기(8)에 입력되어 적분된 후, 이 적분된 값이 오프셋 전압인가기(3)에 피드백 입력되어 오프셋 전압을 조정한다.At this time, this value is inputted to the D flip-flop 7 and latched by the frequency fs' delayed by a half cycle of the bit clock BCK. Thus, the latched data is converted into a digital signal as shown in FIG. Only the MSB (NMost Significant Bit) of the data is obtained, and the latched MSB is inputted to the integrator 8 connected to the contact point a and integrated, and this integrated value is fed back to the offset voltage applicator 3 Adjust the offset voltage.
만일 제 4a 도와 같이 어떤 주파수의 사인파형(Sine Waveform)을 디지탈 신호로 변환하는 경우, 상기 파형의 DC 전압레벨(제 4 도의 1)과 오프셋 전압레벨(제 4 도의 2)이 같다면 D형 플립플롭(7)의 출력파형은 제 4b 도와 같이 되고 이 값이 적분기(8)를 통하여 오프셋 전압인가기(3)에 피이드백 되어 파형의 DC 전압은 제 4c 도와 같이 된다.When converting a sine wave of a frequency into a digital signal as shown in FIG. 4a, if the DC voltage level (1 in FIG. 4) and the offset voltage level (2 in FIG. 4) of the waveform are the same, the D-type flip The output waveform of the flop 7 is equal to the 4b degree, and this value is fed back to the offset voltage applicator 3 through the integrator 8 so that the DC voltage of the waveform becomes the 4c degree.
그러나 파형의 DC전압이 제 5a 도와 같이 오프셋 전압레벨 보다 높은 "+"레벨의 값을 갖는 경우 D형 플립플롭(7)의 출력은 제 5b 도와 같이 된다.However, when the DC voltage of the waveform has a value of " + " level higher than the offset voltage level as in the 5a diagram, the output of the D-type flip-flop 7 becomes the 5b diagram.
이러한 경우, 디지탈 신호의 하이 "H"레벨 부분(제 5b 도의 A)이 로우 "L"레벨 부분(제 5b 도의 B)보다 폭이 넓어지므로 상기 디지탈 신호에 따른 적분기(8)의 출력은 일정한 값을 갖게 된다.In this case, since the high "H" level portion (A in FIG. 5B) of the digital signal becomes wider than the low "L" level portion (B in FIG. 5B), the output of the integrator 8 according to the digital signal is a constant value. Will have
하지만 상기 적분기(8)의 출력단은 오프셋 전압인가기(3)에 피드백되어 있으므로 오프셋 전압 레벨보다 높은 DC 전압 레벨을 끌어내려 오프셋 전압레벨과 DC 전압레벨이 맞춰지도록 한다.However, since the output terminal of the integrator 8 is fed back to the offset voltage applicator 3, the DC voltage level higher than the offset voltage level is pulled down so that the offset voltage level and the DC voltage level are matched.
한편, 상기의 경우와 반대로 디지탈 신호로 변환하고자 하는 파형의 DC 전압 레벨이 오프셋 전압 레벨보다 낮은 경우에는 D형 플립플롭(7)의 출력상태는 하이 "H"부분(제 6 도의 A)가 로울 "L"부분(제 6 도의 B)보다 폭이 좁아지게 되나 상기의 경우와 같이 적분기(8)에 의해 적분된 전압이 파형의 DC 전압 레벨을 끌어올려 파형과 오프셋 전압레벨이 같아지도록 한다.On the other hand, in contrast to the above case, when the DC voltage level of the waveform to be converted into the digital signal is lower than the offset voltage level, the output state of the D-type flip-flop 7 has a low "H" portion (A in FIG. 6). The width becomes narrower than the "L" part (B in FIG. 6), but the voltage integrated by the integrator 8 raises the DC voltage level of the waveform as in the above case so that the waveform and the offset voltage level are the same.
상기와 같이 본 고안은 아날로그/디지탈 변환기(5)의 출력단에 D형 플립플롭(7) 및 적분기(8)를 접속하며 적분기(8)의 출력단을 오프셋 전압 인가기(3)에 피이드백 시키므로서, 오프셋 전압레벨의 조정이 잘못되었다던가, 또는 노이즈에 의해 오프셋 전압레벨이 틀려졌을 경우에도 이를 자동적으로 맞춰질 수 있도록 하고, 또한 오프셋 전압레벨의 뜻하지 않은 변동에 따라 발생하는 오프셋 에러를 보상할 수 있도록 하므로서, 최근들어 급속도로 활용이 증가하고 있는 디지탈 신호 처리기에서 아날로그/디지탈 변환시에 발생하는 데이타의 오변환을 보상하여 데이타의 신뢰도를 높인 매우 유용한 고안인 것이다.As described above, the present invention connects the D-type flip-flop 7 and the integrator 8 to the output terminal of the analog / digital converter 5 and feeds the output terminal of the integrator 8 to the offset voltage applicator 3. If the offset voltage level is incorrectly adjusted, or if the offset voltage level is incorrect due to noise, the offset voltage level can be automatically adjusted, and the offset error caused by an unexpected change in the offset voltage level can be compensated. Therefore, it is a very useful design that improves the reliability of data by compensating for the misconversion of data generated during analog / digital conversion in a digital signal processor which has been rapidly increasing in recent years.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200062973A (en) | 2018-11-27 | 2020-06-04 | 김춘구 | Attachable type wearable underpants |
-
1988
- 1988-05-31 KR KR2019880008451U patent/KR940002464Y1/en not_active Expired - Fee Related
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