KR940002015Y1

KR940002015Y1 - LCD display driving circuit

Info

Publication number: KR940002015Y1
Application number: KR2019910006768U
Authority: KR
Inventors: 권병섭
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-05-13
Filing date: 1991-05-13
Publication date: 1994-04-01
Anticipated expiration: 2001-05-13

Abstract

내용 없음.No content.

Description

LCD display driving circuit

제1도는 종래 액정표시장치 구동회로도.1 is a conventional liquid crystal display driving circuit diagram.

제2도 a내지 e는 액정표시장치 구동신호 타이밍도.2A to 2E are timing charts for driving liquid crystal display devices.

제3도는 제1도에 따른 주사전극 및 신호전극 구동전압 대응표.3 is a table showing a driving electrode and a signal electrode driving voltage according to FIG.

제4도는 본 고안에 따른 액정표시장치 구동회로도.4 is a liquid crystal display driving circuit diagram according to the present invention.

제5도는 제4도에 따른 주사전극 및 신호전극 구동전압 대응표.FIG. 5 is a table showing a driving electrode and a signal electrode driving voltage according to FIG.

제6도 a 내지 c는 디스플레이오프시 비교를 위한 구성전압 파형도.6 is a configuration voltage waveform diagram for comparison at display off.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 6 : 수평, 수직교류화신호부 2, 7 : 제1,2시프트레지스터1, 6: horizontal and vertical alternating signal sections 2, 7: first and second shift registers

3, 9 : 수평, 수직구동부 4 : 액정판넬부3, 9: horizontal and vertical driving part 4: liquid crystal panel part

5 : 전원회로부 8 : 데아타래치5: power circuit unit 8: data latch

11, 12 : 디스플레이오프제어부 1-1, 3-1, 6-1, 9-1 : 레벨시프터11, 12: display off control unit 1-1, 3-1, 6-1, 9-1: level shifter

본 고안은 액정표시장치 구동회로에 관한 것으로, 특히 디스플레이 오프시 소비전력을 감소시키도록 하는 디스플레이 오프기능을 갖는 액정표시장치 구동회로에 관한 것이다.The present invention relates to a liquid crystal display driving circuit, and more particularly to a liquid crystal display driving circuit having a display off function to reduce the power consumption when the display off.

종래의 매트릭스 액정표시장치 구동회르는 제1도에 도시된 바와같이, MxN의 액정[(C₁₁~C_1M),…,(C_N~C_NM)]판넬(4)을 구동시키기 위한 회로로서, 프레임별로 토글되는 프레임신호(M)를 레벨시프터시켜 상기 액정판넬(4)의 수평구동전압선택신호(M₁)(M₁)를 발생하는 수평교류화신호부(1)와, 시스템클럭(CL₁)에 동기하여 수평라인선택을 위한 데이타(D₁)를 순차적 시프트시키는 제1시프트레지스터(2)와, 전원전압(Vo)을 단계별 액정구동전압 (Vo, (1-1/b)·Vo,(1-2/b) Vo, 2Vo/b, V_EE)으로 분압시켜 발생하는 전원회로부(5)와, 상기 프레임신호(M)를 시프트시켜 상기 액정판넬(4)의 수직구동전압선택신호(M₂)를 발생하는 수직교류화신호부(6)와, 시스템클럭(CL₂)에 동기하여 액정구동데이타(DATA)를 순차적으로 시프트시키는 제2시프트레지스터(7)와, 그 제2시프트레지스터(7)의 출력을 상기 제1시스템클럭(CL₁)에 동기하여 래치시키는 데이타래치(8)와, 그 데이타래치(8)의 출력을 레벨시프트시킨 후 상기 수직교류화신호부(6)의 수직구동전압선택신호(M₂)와 조합하여 그 조합하여 그 조합에 의해 상기 액정구동정원회로부(5)의 수직구동전압(Vo, (1-2/b)·Vo, 2Vo/b, V_EE)을 선택하여 수평라인구동전압으로 출력하는 수평구동부(3)로 구성된다.As shown in FIG. 1, the conventional matrix liquid crystal display drive circuit includes a liquid crystal of MxN [(C ₁₁ to C _1M ),... , (C _N to C _NM )] as a circuit for driving the panel 4, by level shifting the frame signal M toggled per frame, and the horizontal drive voltage selection signal M ₁ of the liquid crystal panel 4 ( A horizontal alternating signal unit 1 for generating M ₁ ), a first shift register 2 for sequentially shifting data D ₁ for horizontal line selection in synchronization with the system clock CL ₁ , and a power supply voltage ( The power supply circuit portion 5 generated by dividing Vo) by the liquid crystal driving voltages Vo, (1-1 / b) -Vo, (1-2 / b) Vo, 2Vo / b, and V _{EE in steps} ; The liquid crystal drive data DATA in synchronization with the vertical alternating signal unit 6 for shifting the signal M to generate the vertical drive voltage selection signal M ₂ of the liquid crystal panel 4 and the system clock CL ₂ . The second shift register 7 for sequentially shifting the data, the data latch 8 for latching the output of the second shift register 7 in synchronization with the first system clock CL ₁ , and the data latch ( 8 After level shifting the output of the < RTI ID = 0.0 _> ), < / RTI > the vertical drive voltage selection signal M2 of the vertical alternating signal section ₆ , and in combination thereof, the vertical drive voltage Vo of the liquid crystal drive , (1-2 / b) · Vo, 2Vo / b, V _EE ) and the horizontal drive unit 3 outputs the horizontal line drive voltage.

수평교류화신호부(1)는 프레임신호(M)를 인버터(I₁₁, I₁₂)를 통하여 레벨시프터(1-1)에 입력하고, 그 레벨시프터(1-1)의 비반전출력을 인버터(I₁₄, I₁₅)를 통해 비반전수평구동전압선택신호(M₁)로 출력함과 아울러 다시 인버터(I₁₆)를 통해서 반전수평구동전압선택신호(M₁)로 출력하도록 구성되고, 수직교류화신호부(6)는 레벨시프터(6-1) 및 인버터(I₆₁, I₆₁), (I₆₄, I₆₅)로 상기 수평교류화신호부(1)와 동일한 구성이되어 그 비반전출력(M₂)을 수직구동전압선택신호(M₂)로 출력하도록 구성되며, 수평구동부(3)는 수평라인선택입력을 레벨시프터(3-1)에 입력받고, 그 레벨시프터(3-1)의 비반전출력과 반전출력을 상기 수평교류화신호부(1)의 반전출력(M₁)및 비반전출력(M₁)과 각각 낸드게이트(NA₃₁), (NA₃₂) 및 노아게이트(NOR₃₁), (NOR₃₂)를 통해 조합하고, 그 낸드게이트(NA₃₁), (NA₃₂)및 노아게이트(NOR₃₁), (NOR₃₂)의 출력에 의해 제어되는 모스트랜지스터(P₃₃), (P₃₄), (N₃₃), (N₃₄)를 통해 전원회로부(5)의 출력 [Vo], [(1-1/b)·Vo], [Vo/b], [V_EE]을 선택하여 액정판넬부(4)의 해당수평라인에 수평구동전압을 출력하도록 1수평라인구동부가 구성되어 1-N단의 다단으로 구성되고, 수직구동회로(9)는 레벨시프터(9-1), 낸드게이트(NAP₁), (NAP₂), 노아게이트(NOR₉₁), (NOR₉₂) 및 모스트랜지스터(P₉₃), (P₉₄), (N₉₃), (N₉₄)로 구성되는 각 단은 상기 수평구동부(3)와 동일 구성으로 1-M단이 구성되어 데이타래치(8)의 출력 및 수직교류신호부(6)의 출력에 따라 전원회로부(5)의 출력전원[Vo], [(1-2/b)·Vo], [2Vo/b], [V_EE]을 선택하여 액정판넬부(4)의 수직라인구동전압으로 출력하도록 구성되며, 액정구동전원회로부(5)는 전원전압(Vcc)을 저항(R₅₁~R₅₅)의 직렬접속에 의해 분압하고, 가변저항(VR₅₁)에 의해 바이어스조절되는 피엔피트랜지스터(PQ₁)를 통해 저전압전원(V_EE)단자에 연결되며, 상기 전원전압(Vcc)을 저항(R₅₆)을 통해 고정압출력(Vo)함과 아울러 상기 저항(R₅₁~R₅₅)에 의해 각기 분압되는 전압은 연산증폭가(OP₅₁~OP₅₄)를 통한 전압팔로워출력을 각기 저항(R₅₇~R₆₀)을 통해 단계별전압출력[(1-1/b)·Vo], [(1-2/b)·Vo], [2Vo/b], [Vo/b]을 하고, 상기 트랜지스터(PQ₁)의 에미터측 전압을 저항(R₆₁)을 통해 저전압출력(V_EE)을 하도록 구성되고, 시프트레지스터(2), (7)는 각기 1단이 데이타입력 및 클럭을 인가받는 디-플립플롭으로 구성되어 각각 1-N단, 1-M단으로 구성된다. 한편, 레벨시프터(1-1)는 입력을 피모스트랜지스터(P₁₁)의 게이트에 인가받음과 아울러 인버터(I₁₃)를 통해 피모스트랜지스터(P₁₂)의 게이트에 인가받고, 그 피모스트랜지스터(P₁), (P₁₂)의 드레인을 각기 엔모스트랜지스터(N₁₁), (N₁₂)의 드레인에 접속함과 아울러 교차되게 그 엔모스트랜지스터(N₁₂), (N₁₁)의 게이트에 각각 접속하여 피모스트랜지스터(P₁₂)와 엔모스트래니(N₁₂)의 드레인 접속점을 통해 입력과 동일 위상의 비반전시프트출력을 하고, 피모스트랜지스터(P₁₁)와 엔모스트랜지스터(N₁₁)의 드레인 접속점을 반전시프트출력을 하도록 구성되고, 레벨시프터 (3-1), (6-1), (9-1)는 상기 레벨시프터(1-1)와 동일 구성이다.The horizontal AC signal unit 1 inputs the frame signal M to the level shifter 1-1 through the inverters I ₁₁ and I ₁₂ , and outputs the non-inverting output of the level shifter 1-1 to the inverter ( It is configured to output to the non-inverted horizontal drive voltage selection signal (M ₁ ) through I ₁₄ , I ₁₅ ) and again to the inverted horizontal drive voltage selection signal (M ₁ ) through the inverter (I ₁₆ ), vertical alternating current. The talk signal section 6 has a level shifter 6-1, inverters I ₆₁ , I ₆₁ , and I ₆₄ , I ₆₅ in the same configuration as the horizontal alternating signal section 1 and its non-inverting output M. ₂ ) is outputted as a vertical drive voltage selection signal M ₂ , and the horizontal drive unit 3 receives a horizontal line selection input to the level shifter 3-1, and the ratio of the level shifter 3-1. The inverted output and the inverted output are the inverted output (M ₁ ) and the non-inverted output (M ₁ ) of the horizontal AC signal unit ₁ , respectively, NAND gates (NA ₃₁ ), (NA ₃₂ ), and NOR gate (NOR ₃₁ ), Through (NOR ₃₂ ), and Most transistors (P ₃₃ ), (P ₃₄ ), (N ₃₃ ), (N ₃₄ ) controlled by the outputs of NAND gates (NA ₃₁ ), (NA ₃₂ ) and Noah gates (NOR ₃₁ ), (NOR ₃₂ ) Select the outputs [Vo], [(1-1 / b) · Vo], [Vo / b], [V _EE ] of the power supply circuit section 5 to be horizontal to the corresponding horizontal line of the liquid crystal panel section 4 through One horizontal line driver is configured to output the driving voltage, and is composed of 1-N stage multi-stage. The vertical drive circuit 9 includes a level shifter 9-1, a NAND gate NAP ₁ , NAP ₂ , and NOA. Each stage consisting of a gate (NOR ₉₁ ), (NOR ₉₂ ) and MOS transistors (P ₉₃ ), (P ₉₄ ), (N ₉₃ ), and (N ₉₄ ) has the same configuration as that of the horizontal driving part 3. The M stage is configured so that the output power [Vo], [(1-2 / b) · Vo], [2Vo] of the power supply circuit section 5 in accordance with the output of the data latch 8 and the output of the vertical alternating signal section 6; / b] and [V _EE ] are configured to output the vertical line driving voltage of the liquid crystal panel unit 4, and the liquid crystal driving power supply circuit unit 5 resists the power supply voltage Vcc. The voltage is divided by a series connection of (R ₅₁ to R ₅₅ ), and is connected to a low voltage power supply (V _EE ) terminal through a PNP transistor (PQ ₁ ) biased by a variable resistor (VR ₅₁ ). Vcc) is a fixed voltage output (Vo) through the resistor (R ₅₆ ) and the voltage divided by the resistors (R ₅₁ ~ R ₅₅ ), respectively, the voltage follower output through the operational amplification (OP ₅₁ ~ OP ₅₄ ) each step-by-step voltage output through a resistor _{_{(R 57 ~ R 60) [}} (1-1 / b) · Vo], a [(1-2 / b) · Vo ], [2Vo / b], [Vo / b] In addition, the emitter side voltage of the transistor PQ ₁ is configured to have a low voltage output V _EE through a resistor R ₆₁ , and the shift registers 2 and 7 each have a data input and a clock. It consists of licensed de-flip flops and consists of 1-N stages and 1-M stages, respectively. On the other hand, the level shifter 1-1 receives an input to the gate of the PMOS transistor P ₁₁ and is also applied to the gate of the PMOS transistor P ₁₂ through the inverter I ₁₃ , and the PMOS transistor The drains of (P ₁ ) and (P ₁₂ ) are connected to the drains of the NMOS transistors (N ₁₁ ) and (N ₁₂ ), respectively, and the gates of the NMOS transistors (N ₁₂ ) and (N ₁₁ ) are crossed. The non-inverted shift output of the same phase as the input is connected through the drain connection points of the PMOS transistor (P ₁₂ ) and the enmostranny (N ₁₂ ), respectively, and the PMOS transistor (P ₁₁ ) and the enMOS transistor (N _{11) are connected.} The drain connection point of the < RTI ID = 0.0 >) is inverted < / RTI >

이와같이 구성된 종래 액정표시장치 구동회로의 동작을 제2도 a내지 e에 도시한 각 신호 타이밍도를 참조해 설명하면 다음과 같다.The operation of the conventional liquid crystal display driving circuit constructed as described above will be described with reference to the respective signal timing diagrams shown in FIGS.

프레임신호(M)는 프레임별로 토글되어 반전되는 제2도 a와 같이 프레임별 구별신호로 입력되어 수평교류화신호부(1)에서는 동일위상의 수평구동전압선택신호(M₁)및 반전위상의 수평구동전압선택신호(M₁)로 출력되고, 수직교류화신호부(6)는 입력과 동일 위상의 수직구동전압선택신호(M₂)를 출력한다. 즉, 프레임신호(M)가 저전위신호이면, 수평교류화신호부(1)는 두단의 인버터(I₁₁, I₁₂)를 통해 저전위 신호로 레벨시프터(1-1)에 입력되고, 그 레벨시프터(1-1)는 저전위신호로를 입력 받으므로 피모스트랜지스터(P₁₁)는 턴온되며, 피모스트랜지스터(P₁₂)는 턴오프되고, 이에따라 피모스트랜지스터(P₁₁)의 트레인축 출력이 엔모스트랜지스터(N₁₂) 를 턴온시키므로 그 엔모스트랜지스터(N₁₂) 의 드레인측 출력은 저전위의 되며, 이 저전위 신호가 인버터(I₁₄, I₁₅)를 통해 비반전 수평구동전압 선택신호(M₁)로 출력됨과 아울러 인버터(I₁₆)를 통해 반전되어 고전위신호로서, 반전수평 구동전압선택신호(M₁)로 출력된다. 이와 마찬가지로 수직교류화신호부(6)는 저전위 프레임신호 (M)를 입력받아 저전위가 수직구동전압 선택신호(M₂)를 출력하게 된다.The frame signal M is inputted as a distinguishing signal for each frame, as shown in FIG. 2, which is toggled and inverted for each frame. In the horizontal AC signal unit 1, the horizontal driving voltage selection signal M ₁ and the inverted phase are horizontal. It is output as the drive voltage selection signal M ₁ , and the vertical alternating current signal section 6 outputs the vertical drive voltage selection signal M _{2 in the} same phase as the input. That is, if the frame signal M is a low potential signal, the horizontal AC signal unit 1 is input to the level shifter 1-1 as a low potential signal through two stages of inverters I ₁₁ and I ₁₂ , and the level thereof. Since the shifter 1-1 receives the low potential signal path, the PMOS transistor P ₁₁ is turned on and the PMOS transistor P ₁₂ is turned off, thereby outputting the train shaft of the PMOS transistor P ₁₁ . Since the NMOS transistor N ₁₂ is turned on, the drain output of the NMOS transistor N ₁₂ is at low potential, and this low potential signal is selected by the inverters I ₁₄ and I ₁₅ to select the non-inverted horizontal drive voltage. In addition to being output as a signal (M ₁ ) is inverted through the inverter (I ₁₆ ) as a high potential signal, it is output as an inverted horizontal drive voltage selection signal (M ₁ ). Similarly, the vertical exchange signal unit 6 receives the low potential frame signal M and outputs the low potential vertical drive voltage selection signal M ₂ .

이때, 제1시프트레지스터(2)에 입력되는 데이타신호(DI)는 액정판넬부(4)를 구동시키기 위한 시작신호로서, 제2도b와 같이 프레임마다 1펄스의 고전위 신호가 입력되고, 수평라인을 동기시키기 위한 수평동기클럭(CL₁)은 제2도c와 같이 1프레임동안 N개의 클럭펄스가 입력된다.At this time, the data signal DI input to the first shift register 2 is a start signal for driving the liquid crystal panel 4, and a high-potential signal of one pulse is input for each frame as shown in FIG. In the horizontal synchronization clock CL ₁ for synchronizing the horizontal line, N clock pulses are input during one frame as shown in FIG.

이에따라 제1시프트레지스터(2)는 시작신호(DI)의 고전위 신호를 수평동기클럭(CL₁)에 동기하여 디-플립플롭인 N개의 시프트레지스터에 순차적으로 시프트시키게 되므로, 이 제1시프트레지스터(2)는 순차적시프트되면서 하나의 고전위 출력과 N-1개의 저전위 출력을 하게되어 하나의 수평라인을 선택해준다. 그리고, 액정 판넬부(4)의 구동신호데이타값인 데이타(DATA)입력을 제2도 d와 같은 화소별선택클럭(CL₂)에 동기하여 시프트시키는 제2시프트레지스터(7)는 액정판넬부(4)의 수직라인을 선택하여 화소별 구동을 시키기 위한 것으로, 상기 클럭(CL₂)은 수평라인클럭(CL₁)의 1주기동안 M개의 화소클럭(CL₂)이 입력되어 화소별구동데이타(DATA)를 1수평라인에 해당되는 신호데이타를 시프트시켜 입력받게 되고, 이 제2시프트레지스터(7)가 1수평 라인데이타를 모두 시프트시켜 입력받게 되면, 수평동기클럭(CL₁)에 동기하여 데이타래치(8)가 1수평라인데이타를 래치시키게 된다. 만약, 제1시프트레지스터(2)의 출력이 n번째가 고전위 신호로 출력되면 그에 대응하여 수평구동부(3)의 n번째 수평구동부가 동작하는데, 제1시프트레비스터(2)의 고전위 출력이 레벨시프터(3-1)를 통해 고전위의 비반전신호와 저전위의 반전신호로 출력되어 각기 낸드게이트(NA₃₁)및 노아게이트(NOR₃₁)와 낸드게이트(NA₃₂)및 노아게이트(NOR₃₂)에 입력되고, 이때 수평교류화신호부(1)의 비반전출력(M₁)이 저전위신호로, 반전출력(M₁)이 고전위 신호로 인가되면, 낸드게이트(NA₃₁)는 두입력이 모두 고전위 입력이므로 저전위 출력이 되고, 노아게이트(NOR₃₁)는 두 입력중 레벨시프터(3-1)의 비반전출력이 고전위이므로 타측입력에 관계없이 저전위 출력이 되며, 낸드게이트(NA₃₂)는 두 입력이 모두 저전위 입력이므로 고전위 출력이 되고, 노아게이트(NOR₃₂)는 수평교류화신호부(1)의 반전출력(M₁)이 고전위 이므로 타측에 관계없이 저전위 출력이 된다. 따라서 피모스트랜지스터(P₃₃)만 턴온되어 전원회로부(5)의 고전압출력(Vo)을 액정판넬부(4)의 n번째 수평라인액정(C_n~C_nM)의 주사전극으로 공급하게 된다. 즉, 제1시프트레지스터(2)에 의해 수평라인이 선택되면 해당수평라인의 수평구동단이 동작하여 레벨시프터(3-1)가 비반전 출력을 고전위 신호로, 반전출력을 저전위 신호로 낸드 및 노아게 이트(NA₃₁, NOR₃₁), (NA₃₂, NOR₃₂)에 각기 출력하므로 노아게이트(NOR₃₁)는 타측입력에 무관하게 저전위 출력이 되고, 낸드게이트(NA₃₂)는 타측입력에 무관하게 고전위 출력이 되며, 이때 프레임신호(M)가 저전위 신호이면 수평교류화신호부(1)의 반전출력(M₁)은 고전위 신호로 노아게이트(NOR₃₂)의 출력을 고전위 신호로 출력하게 하고, 낸드게이트(NA₃₁)의 출력을 저전위 신호로 출력하게 하여 피모스트랜지스터(P₃₃)만 턴온시키므로 Vo가 해당수평라인에 출력되며, 프레임신호(M)가 고전위신호일때 해당수평라인이 선택되면 엔모스트랜지스터(N₃₄)가 턴온되어 V_EE를 해당수평라인에 주사전극전압으로 출력하고 N-1개의 선택되지 않는 수평라인은 프레임신호(M)가 고전위신호일때 (1-1/b)·Vo를 주사전극전압으로 출력하며, 프레임신호(M)가 저전위 신호일때 1/b·Vo를 출력하게 된다.Accordingly, the first shift register 2 sequentially shifts the high potential signal of the start signal DI to N shift registers which are de-flip-flops in synchronization with the horizontal synchronization clock CL ₁ . (2) selects one horizontal line by sequentially shifting one high potential output and N-1 low potential outputs. The second shift register 7 for shifting data DATA, which is a drive signal data value of the liquid crystal panel unit 4, in synchronization with the pixel-specific selection clock CL _{2 as} shown in FIG. The pixel CL is inputted by selecting the vertical line of (4) and driving the pixel CL. The clock CL ₂ receives M pixel clocks CL ₂ during one period of the horizontal line clock CL ₁ . When (DATA) is inputted by shifting the signal data corresponding to one horizontal line, and the second shift register 7 is inputted by shifting all the one horizontal line data, in synchronization with the horizontal synchronous clock (CL ₁ ). The data latch 8 latches one horizontal line data. If the n-th output of the first shift register 2 is output as a high potential signal, the n-th horizontal drive unit of the horizontal drive unit 3 operates correspondingly, and the high-potential output of the first shift register 2 is performed. The level shifter 3-1 outputs the high potential non-inverting signal and the low potential inverting signal, respectively, to the NAND gate (NA ₃₁ ), the NOR gate (NOR ₃₁ ), the NAND gate (NA ₃₂ ), and the NOA gate ( NOR ₃₂ ), when the non-inverting output (M ₁ ) of the horizontal AC signal unit ₁ is applied as a low potential signal, the inverted output (M ₁ ) as a high potential signal, the NAND gate (NA ₃₁ ) is Since both inputs are high potential inputs, low potential outputs are generated, and the nonagate (NOR ₃₁ ) is a low potential output regardless of the other input because the non-inverted output of the level shifter 3-1 is high potential. a NAND gate (NA ₃₂₎ is because both inputs input the low potential and the high potential output, the NOR gate (NOR ₃₂₎ is The inverted output (M ₁₎ of the embodiment of flat AC arc (1) Since the high potential is a low potential output, regardless of the other side. Therefore, only the PMOS transistor P ₃₃ is turned on to supply the high voltage output Vo of the power supply circuit unit 5 to the scan electrodes of the n-th horizontal line liquid crystals C _n to C _nM of the liquid crystal panel unit 4. That is, when the horizontal line is selected by the first shift register 2, the horizontal driving stage of the corresponding horizontal line is operated so that the level shifter 3-1 uses the non-inverted output as the high potential signal and the inverted output as the low potential signal. NAND and NOR gates (NA ₃₁ , NOR ₃₁ ) and (NA ₃₂ , NOR ₃₂ ) are output respectively, so that NOR gate (NOR ₃₁ ) is a low potential output regardless of the other input, and NAND gate (NA ₃₂ ) is the other side It is a high potential output irrespective of the input. In this case, if the frame signal M is a low potential signal, the inverted output M ₁ of the horizontal AC signal unit 1 is a high potential signal and has a high output of the noar gate NOR ₃₂ . The signal is output as the upper signal, and the output of the NAND gate NA ₃₁ is output as the low potential signal so that only the PMOS transistor P ₃₃ is turned on, so that Vo is output to the corresponding horizontal line, and the frame signal M is the high potential. When the corresponding horizontal line is selected for the signal, the NMOS transistor (N ₃₄ ) is turned on to apply V _EE . N-1 unselected horizontal lines output (1-1 / b) Vo as scan electrode voltage when the frame signal M is a high potential signal. When M) is a low potential signal, 1 / bVo is output.

한편, 수직구동부(9)는 수평구동부(3)와 같은 동작으로 데이타래치(8)의 출력 및 수직교류화신호부(6)의 출력에 따라 프레임신호(M)가 고전위 신호일때 시놓데이타(DATA)가 고전위이면 Vo를 출력하고 신호데이타(DATA)가 저전위이면(1-2/b)·Vo를 출력하며, 프레임신호(M)가 저전위 신호일때 신호데이타(DATA)가 고건위이면 V_EE출력하고 신호데이타(DATA)가 저전위이면 2/b·Vo를 출력한다.On the other hand, the vertical driving unit 9 operates in the same manner as the horizontal driving unit 3, when the frame signal M is a high potential signal in accordance with the output of the data latch 8 and the output of the vertical alternating signal unit 6, and then the data is shifted. If Vo is high potential, output Vo, if signal data DATA is low potential (1-2 / b) · Vo, if signal data DATA is high potential when frame signal M is low potential signal It outputs V _{EE and} outputs 2 / b · Vo when the signal data (DATA) is low potential.

즉, 제3도에 도시한 주사전극과 신호전극의 액정구동전압 표와 같이 수평라인인 주사전극과 수직라인인 신호전극에 각각 전원회로부(5)의 출력전압이 공급되어 액정을 구동시킨다.That is, as shown in the liquid crystal drive voltage table of the scan electrode and the signal electrode shown in FIG. 3, the output voltage of the power supply circuit unit 5 is supplied to the scan electrode which is a horizontal line and the signal electrode which is a vertical line, respectively, to drive the liquid crystal.

그러나, 이와같은 종래의 액정표시장치 구동회로에서는 디스플레이 오프시에도 -1/b·Vo~1/b·Vo의 전압이 액정셀 양단에 인가되므로, 액정표시장치의 소비전력이 증가되는 문제점을 갖게 된다.However, in such a conventional liquid crystal display driving circuit, a voltage of -1 / b · Vo to 1 / b · Vo is applied across the liquid crystal cell even when the display is off, thereby increasing the power consumption of the liquid crystal display. do.

본 고안은 이와같은 문제점을 감안하여 디스플레이오프시 셀양단에 걸리는 전압이 O[V]가 되게 하여 소비전력을 감소하도록 한 액정표시장치 구동회로를 안출한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.SUMMARY OF THE INVENTION In view of the above problems, the present invention devised a liquid crystal display driving circuit which reduces the power consumption by causing the voltage across the cell to be O [V] during display off, which will be described in detail with reference to the accompanying drawings. Is as follows.

제4도는 본 고안에 따른 액정표시장치 구동회로도로서, 이에 도시한 바와같이 프레인신호(M)에 따라 레벨쉬프트시켜 액정구동전압 선택신호[(M₁), (M₁)], [M₂]를 각기 출력하는 수평, 수직교류화신호부(1), (6)와, 프레임별시작데이타(DI)를 수평동기클럭(CL₁)에 동기시켜 순차적시프트시키는 제1시프트레지스터(2)와, 화소동기클럭(CL₂)에 동기하여 신호데이타(DATA)를 시프트시키는 제2시프트레지스터(7)와, 상기 수평동기클럭(CL₁)에 동기하여 상기 제2시프트레지스터(7)의 출력을 래치시키는 데이타래치(8)와, 액정판넬부(4)를 구동시키기 위한 단계별액정셀구동전압[Vo, (1-1/b)·Vo, (1-2/b)·Vo, 2Vo/b, Vo/b, V_EE]을 발생시키는 전원회로부(5)와, 상기 제1시프트레지스터(2)의 출력에 의해 선택 및 미선택 수평라인에 상기 수평교류화신호부(1)의 출력(M₁), (M₁)에 따라 상기 전원회로부(5)의 출력[Vo, (1-1/b)·Vo, 1/b·Vo, V_EE]을 각각 선택하여 액정판넬부(4)의 주사전극구동전압으로 출력하는 수평구동부(3)와, 상기 데이타래치(8)의 각 출력 및 상기 수직교류화신호부(6)의 출력(M₂)에 따라 상기 전원회로부(5)의 출력[ Vo,(1-2/b)·Vo, 2/b, Vo, V_EE]을 각각 선택하여 액정판넬부(4)의 신호전극구동전압으로 출력하는 수직구동부(9)로 구성된 액정표시장치 구동회로에 있어서, 디스플레이오프신호(DF)를 인버터(I₁₁, I₁₂), (I₁₄)를 통해 노아게이트(NOR₁₁)의 일측입력단자에 인가함과 아울러 제1시프트레지스터(2)의 세트(ST)단자에 인가하며, 프레임 신호(M)를 인버터(I₁₃)를 통해 상기 노아게이트(NOR₁₁)의 타측입력으로 인가하여 그 노아게이트(NOR₁₁)의 출력을 상기 수평교류화신호부(1)의 레벨시프터(1-1)에 입력시키도록 구성함으로써 디스플레이오프신호(DF)에 따라 프레임신호(M)를 제어함과 아울러 제1시프트레지스터(2)의 세트(ST)제어를 하는 제1디스플레이오프제어부(11)와, 상기 제1디스플레이오프제어부(11)의 인버터(I₁₂) 출력을 낸드게이트(NA₆₁)의 일측입력으로 인가함과 아울러 인버터(I₆₂)를 통해서 데이타래치(8)의 세트(ST)단자에 인가하고 상기 프레임신호(M)를 인버터(I₆₁)를 통해 상기 낸드게이트(NA₆₁)의 타측입력으로 인가한 후 그 낸드게이트(NA₆₁)의 출력을 상기 수직교류화신호부(6)의 레벨시프터(6-1)에 입력시키도록 구성함으로써, 디스플레이오프신호(DF)에 따라 수직교류 화신호부(6)에 입력되는 프레임신호(M)를 제어함과 아울러 데이타래치(8)의 세트제어를 하는 제2디스플레이오프제어부(12)를 포함시켜 구성하였다.4 is a liquid crystal display driving circuit diagram according to the present invention, and as shown therein, a liquid crystal drive voltage selection signal [(M ₁ ), (M ₁ )], [M ₂ ] by level shifting according to the plane signal (M). Horizontal and vertical alternating signal units (1) and (6) for respectively outputting the first and second shift registers (2) for sequentially shifting the frame-based start data (DI) in synchronization with the horizontal synchronization clock (CL ₁ ) The second shift register 7 shifts the signal data DATA in synchronization with the synchronous clock CL ₂ , and latches the output of the second shift register 7 in synchronization with the horizontal synchronous clock CL ₁ . Stepwise liquid crystal cell drive voltages [Vo, (1-1 / b) .Vo, (1-2 / b) .Vo, 2Vo / b, Vo for driving the data latch 8 and the liquid crystal panel part 4. / b, V _EE ] output (M ₁ ) of the horizontal alternating signal section 1 to the horizontal line selected and unselected by the power supply circuit section 5 and the output of the first shift register 2. depending on M ₁₎ The power output of the circuit (5) [Vo, (1-1 / b) · Vo, 1 / b · Vo, V EE] by respectively selecting a horizontal driving unit for outputting a scanning electrode drive voltage of the liquid crystal panel unit 4, (3) and the output of the power supply circuit section 5 according to the output of the data latch 8 and the output M ₂ of the vertical alternating signal section 6 [Vo, (1-2 / b). A display off signal (DF) in a liquid crystal display drive circuit comprising a vertical driver 9 for selecting Vo, 2 / b, Vo, V _EE ] and outputting the signal electrode driving voltage of the liquid crystal panel unit 4, respectively. Is applied to one input terminal of the NOR gate NOR ₁₁ through the inverters I ₁₁ , I ₁₂ , and I ₁₄ , and to the set ST terminal of the first shift register 2, and the frame signal (M) is applied to the other input of the NOR gate (NOR ₁₁ ) through the inverter (I ₁₃ ) and the output of the NOR gate (NOR ₁₁ ) level shifter (1-1) of the horizontal AC signal unit (1) By configuring the input to A first display off controller 11 for controlling the frame signal M according to the display off signal DF and controlling the set ST of the first shift register 2; 11) the output of the inverter I ₁₂ is applied to one side input of the NAND gate NA ₆₁ , and is also applied to the set ST terminal of the data latch 8 through the inverter I ₆₂ and the frame signal M ) Is applied to the other input of the NAND gate NA ₆₁ through the inverter I ₆₁ , and then the output of the NAND gate NA ₆₁ is supplied to the level shifter 6-1 of the vertical AC signal unit 6. The second display off control unit (2) controls the frame signal (M) input to the vertical alternating signal unit (6) in accordance with the display off signal (DF) and controls the set of the data latches (8). 12) was included.

상기 제1시프트레지스터(2)와 상기 데이타래치(8)는 세트기능으로 갖는 디-플립플롭으로 각 단이 구성되어 그 세트단자에 디스플레이 오프신호(DF)를 인가받도록 구성된다.The first shift register 2 and the data latch 8 are de-flip flops having a set function, and each stage is configured to receive a display off signal DF from the set terminal.

이와같이 구성된 본 고안의 액정디스플레이장치 구동회로는 프레임신호(M), 시작신호(DI), 신호데이타(DATA)및 수평돌기클럭(CL₁), 화소동기클럭(CL₂)에 따라 NxM액정판넬부(4)를 구동시키는 것은 종래회로에서와 동일하다. 즉, 프레임신호(M)에 따라 수평, 수직교류화신호부(1), (6)가 각기 구동전압선택신호(M₁,M₁), (M₂) 를 발생하고, 프레임시작데이타(DI)를 수평동기클럭(CL₁)에 동기시켜 제1시프트레지스터(2)가 순차적으로 시프트시키면서 하나의 고전위 신호와 N-1개의 저전위 신호를 출력하며, 수평구동부(3)가 상기 제1시프트레지스터(2)와 상기 수평교류화신호부(1)의 출력(M₁), (M₁)을 조합하여 그 조합에 의해 선택되는 전원회로부(5)의 주사전극구동전압[Vo, (1-1/b)·Vo, 1/b·Vo, V_EE]을 액정판넬부(4)의 액정셀주사전극 전압으로 출력한다.The liquid crystal display device driving circuit of the present invention configured as described above has an NxM liquid crystal panel according to the frame signal (M), the start signal (DI), the signal data (DATA), the horizontal projection clock (CL ₁ ), and the pixel synchronization clock (CL ₂ ). Driving (4) is the same as in the conventional circuit. That is, the horizontal and vertical alternating signal units ₁ and 6 generate the driving voltage selection signals M ₁ , M ₁ and M ₂ according to the frame signal M, and the frame start data DI. Is synchronized with the horizontal synchronous clock CL ₁ , and the first shift register 2 sequentially shifts one high potential signal and N-1 low potential signals, and the horizontal driving unit 3 shifts the first shift. The scan electrode driving voltages [Vo, (1-1) of the power supply circuit section 5 selected by the combination of the register 2 and the outputs M ₁ and M ₁ of the horizontal alternating signal section ₁ are combined. / b) · Vo, 1 / b · Vo, V _EE ] are output as the voltage of the liquid crystal cell scanning electrode of the liquid crystal panel part 4.

이때, 신호데이타(DATA)를 화소동기클럭(CL₂)에 동기시켜 제2시프트레지스터(7)가 순차적 시프트시키는데, 그 제2시프트레지스터(7)에 1수평라인의 신호데이타(DATA)가 모두 시프트될때 수평동기클럭(CL₁)이 하나 입력되어 데이타래치(8)가 1수평라인의 데이타(DATA)를 한번에 래치시킨다. 따라서, 데이타래치(8)는 1-M개의 출력이 각기 해당되는 화소데이타(DATA)에 따라 고전위 또는 저전위 신호로 출력되고, 이 데이타래치(8)의 출력이 수직구동부(9)의 레벨시프터를 통한 후 수직교류화신호부(6)의 출력(M₂)과 조합되어 전원회로부(5)의 신호전극구동전압 [Vo, (1-2/b)·Vo, (2/b)·Vo, V_EE]을 선택하며 액정판넬부(4)의 각 수직라인에 출력하게 되며, 이에따라 수평구동부(3)에서 수평라인(1-N)의 온/오프라인 선택에 따라 해당되는 주사전극구동전압을 해당수평라인에 출력하고, 수직구동부(9)에서 각 수직라인의 해당화소별데이타(DATA)에 따른 신호전극구동전압을 각기 출력하므로 액정판넬부(4)는 1수평라인씩 순차적으로 해당화소데이타(DATA)에 따른 구동을 하여 각 액정셀은 다을 프레임에서 다시억세스될때까지 현재의 충전값을 유지하면서 액정판넬이 구동되는데, 이는 제5도에 도시된 주사전극 및 신호전극구동전압 표와 같이 액정셀 양단에 구동전압을 각각 해당데이타에 따라 인가시켜 구동시킨다.At this time, the second shift register 7 is sequentially shifted by synchronizing the signal data DATA with the pixel synchronization clock CL ₂ , and all of the signal data DATA of one horizontal line are included in the second shift register 7. When shifted, one horizontal synchronous clock CL ₁ is input so that the data latch 8 latches the data DATA of one horizontal line at a time. Accordingly, the data latch 8 is output as a high potential or low potential signal according to the pixel data DATA corresponding to 1-M outputs, respectively, and the output of the data latch 8 is the level of the vertical driver 9. The signal electrode driving voltage [Vo, (1-2 / b) .Vo, (2 / b) .Vo of the power supply circuit section 5 is combined with the output M ₂ of the vertical alternating signal section 6 through the shifter. , V _EE ] and output to each vertical line of the liquid crystal panel unit 4. Accordingly, the scan electrode driving voltage corresponding to the on / off line selection of the horizontal line (1-N) in the horizontal driving unit 3 is determined. The liquid crystal panel unit 4 sequentially outputs the corresponding pixel data one horizontal line because the signal is driven in the horizontal line and the vertical electrode 9 outputs the signal electrode driving voltage according to the pixel-specific data of each vertical line. By driving according to (DATA), each liquid crystal cell maintains the current charge value until it is accessed again in the next frame. This is driven, it is driven by applying each of the data according to the driving voltage across the liquid crystal cell as the scanning electrode and signal electrode driving voltage table shown in FIG. 5.

여기서, 본 고안에 따라 새로이 추가시킨 디스플레이오프신호(DF)에 따른 액정판넬부(4)구동제어는 액정판넬부(4)를 오프시켰을때 제1시프트레지스터(2)및 데이타래치(8)를 세트시켜 초기화시킴과 아울러 수평구동부(3) 및 수직구동부(9)에서 선택하는 전압을 모두 Vo를 선택하게 하여 액정셀 양단 전위차가 없게 함으로써, 디스플레이오프시 소비전력을 줄이도록 한다.In this case, the driving control of the liquid crystal panel unit 4 according to the newly added display off signal DF according to the present invention is performed when the first shift register 2 and the data latch 8 are turned off when the liquid crystal panel unit 4 is turned off. By setting and initializing, the voltages selected by the horizontal driving unit 3 and the vertical driving unit 9 are all selected by Vo so that there is no potential difference across the liquid crystal cell, thereby reducing power consumption during display off.

만약, 디스플레이오프신호(DF)가 디스플레이 온 기능을 위한 고전위 신호일때 수평디스플레이오프제어부(11)에서는 인버터(I₁₁, I₁₂)를 통해 고전위 신호로 수직디스플레이오프제어부(12)의 낸드게이트(NA₆₁)의 일측입력으로 인가됨과 아울러 인버터(I₁₄)를 다시 통해서는 저전위 신호로 제1시프트레지스터(2)의 세트단자(ST)에 인가하지만, 그 제1시프트레지스터(2)의 세트제어는 고전위 액티브이므로, 제1시프트레지스터(2)는 세트상태가 아닌 정상동작을 하고, 또한 상기 인버터(I₁₂)의 출력이 인버터(I₆₂)를 통해서 저전위 신호로 데이타래치(8)의 세트단자에 인가되지만, 그 데이타래치(8)의 세트제어는 고전위 액티브이므로 데이타래치(8)는 세트상태가 아닌 정상동작을 하며, 상기 인버터(I₁₄)의 저전위 출력이 노아게이트(NOR₁₁)의 타측에 인가되어 그 노아게이트(NOR₁₁)는 프레임신호(M)를 인버터(I₁₃)를 통해 인가받는 일측입력에 다른 반전출력을 레벨시프터(1-1)에 입력시키므로 그 수평교류화신호부(1)는 디스플레이오프신호(DF)가 인액티브인 고전위신호와는 무관하게 프레인신호(M)에 따른 출력(M₁), (M₁)을 하게된다. 또한, 수직교류화신호부(6)도 낸드게이트(NA₆₁)의 일측입력으로 디스플레이오프신호(DF)를 인가받으므로 인액티브인 고전위 신호일때 그 낸드게이트(NA₆₁)가 타측입력인 인버터(I₆₁)를 통해 입력되므로, 그 프레임신호(M)에 따라 출력(M₂)결정된다.If the display off signal DF is a high potential signal for the display on function, the horizontal display off controller 11 uses the inverters I ₁₁ and I ₁₂ to output a high potential signal to the NAND gate of the vertical display off controller 12. (NA ₆₁ ) is applied to the one-side input and is applied to the set terminal ST of the first shift register 2 as a low potential signal through the inverter I ₁₄ again. Since the set control is a high potential active, the first shift register 2 operates normally, not in the set state, and the output of the inverter I ₁₂ is the data latch 8 as the low potential signal through the inverter I ₆₂ . Although the set control of the data latch 8 is a high potential active, the data latch 8 operates normally instead of the set state, and the low potential output of the inverter I ₁₄ is noah gate. Is applied to the other side of (NOR ₁₁ ) The NOA gate NOR ₁₁ inputs another inverting output to the level shifter 1-1 to one side input to which the frame signal M is applied through the inverter I ₁₃ , so that the horizontal AC signal unit 1 displays the display off. the signal (DF) of the active in the high potential signal is output to the _{_{(M 1), (M 1}} ) according to an independent signal plane (M). The vertical alternating the embodiment gluing 6 also NAND gate time (NA ₆₁₎ signal above the inactive classic so received is the display-off signal (DF) to one side input of the NAND gate (NA ₆₁₎ is the other input of the inverter ( Since it is input through I ₆₁ , the output M ₂ is determined according to the frame signal M.

그리고, 디스플레이오프신호(DF)가 액티브신호인 저전위 신호로 인가되면, 수평디스플레이오프제어부(11)는 인버터(I₁₁,I₁₂,I₁₄) 를 통해 고전위신호로 반전되어 노아게이트(NOR₁₁)를 타측입력에 무관하게 저전위 출력을 하게 하므로, 그 수평교류화신호부(1)는 고정된 출력(M₁=저전위) (M₁=고전위)을 하게되고, 그 인버터(I₁₁, I₁₂, I₁₄)를 통한 고전위 신호가 제1시프트레지스터(2)를 세트시켜 그 제1시프트레지스터(2)는 세트상태로 고정된 출력을 하게되며, 인버터(I₁₁, I₁₂)를 통한 후 수직디스플레이오프제어부(12)에 인가되는 저전위 신호는 인버터(I₆₄)를 통해 고전위신호로 반전되어 데이타래치(8)를 세트시키게 되므로 그 데이타래치(8)는 화소데이타에 따른 출력이 세트상태로 고정되고, 저전위신호를 일측 입력으로 인가받는 낸드게이트(NA₆₁)는 타측입력에 무관하게 고전위신호가 출력되어 수직교류화신호부(6)의 레벨시프터(6-1)를 통한 후 인버터(I₆₄, I₆₅)를 통해 고전위출력(M₂)이 된다. 따라서 수직구동부(9)는 낸드게이트(NA₉₁)의 입력이 모두 고전위 신호로 그의 출력이 저전위신호가 되어 피모스트랜지스터(P₉₃)만 턴온되어 수직라인에 모두 Vo출력을 하게 되고, 수평구동부(3)는 M₁=고전위 및 레벨시프터(3-1)의 비반전출력=고전위신호를 입력받는 낸드게이트(NA₃₁)가 저전위 출력을 하여 피모스트랜지스터(P₃₃)만 턴온되므로 Vo을 모든 수평랑인에 출력하게 된다.When the display off signal DF is applied as a low potential signal that is an active signal, the horizontal display off controller 11 is inverted into a high potential signal through the inverters I ₁₁ , I ₁₂ , and I ₁₄ to be a noah gate NOR. ₁₁ ) makes the low potential output irrespective of the other input, so that the horizontal AC signal unit ₁ has a fixed output (M ₁ = low potential) (M ₁ = high potential) and the inverter (I _11). , I ₁₂ , I ₁₄ ), the high potential signal sets the first shift register 2 so that the first shift register 2 has a fixed output in the set state, and the inverters I ₁₁ , I ₁₂ Since the low potential signal applied to the vertical display off control unit 12 through the inverter I ₆₄ is inverted into a high potential signal to set the data latch 8, the data latch 8 according to the pixel data. The NAND gate (NA ₆₁ ), which has a fixed output and receives a low potential signal as one input, The high potential signal is output irrespective of the other input, and then becomes the high potential output M ₂ through the inverters I ₆₄ and I ₆₅ through the level shifter 6-1 of the vertical alternating signal unit 6. Accordingly, the vertical driver 9 has all of the inputs of the NAND gate NA ₉₁ as high potential signals, and its output becomes a low potential signal so that only the PMOS transistor P ₉₃ is turned on to output Vo in the vertical line. The driving unit 3 has the low potential output of M ₁ = high potential and the non-inverting output of the level shifter 3-1 = NAND gate NA ₃₁ receiving the high potential signal, so that only the PMOS transistor P ₃₃ is turned on. Therefore, Vo is output to all horizontal lanes.

이에따라 액정판넬부(4)는 디스플렝이오프신호(DF)가 액트브상태인 저전위신호일때 즉, 디스플레이오프시 주사전극 및 신호전극 모두에 Vo전압을 인가받으므로 액정셀 양단 전위차는 발생되지 않아 충/방전을 하지 않고 구동이 정지된 상태가 되어 전력소모를 하지 않게 된다.Accordingly, since the liquid crystal panel 4 receives the Vo voltage to both the scan electrode and the signal electrode when the display-off signal DF is in an active state, that is, when the display is off, the potential difference across the liquid crystal cell is not generated. As a result, driving is stopped without charging / discharging, and thus power consumption is not performed.

제6도 a내지 c에 도시된 바와같이 디스플레이 온시 정상구동상태에서는 제6도 a파형과 같이 Vo~Vo전압차로 구동을 시작하여 1/b·Vo~-1/b·Vo만큼의 전압차로 각 액정셀이 구동되고, 종래회로에서 디스플레이오프시는 제6도 b에 도시한 바와같이 각 셀의 양단전압차가 1/b·Vo~-1/b·Vo로써, 전력낭비가 심하고, 본 고안 회로에서는 디스플레이오프시 제6도 c에 도시한 바와같이 주사전극 및 신호전극에 모두 Vo전압이 인가되어 그 전압차가 O[V]로써, 전력소모가 되지 않게 된다.In the normal driving state when the display is on, as shown in Figs. 6A to 6C, the driving starts with the Vo ~ Vo voltage difference as shown in Fig.6A waveform, and the voltage difference is 1 / bVo ~ -1 / bVo. When the liquid crystal cell is driven and the display is off in the conventional circuit, as shown in FIG. 6B, the voltage difference between each cell is 1 / b · Vo to −1 / b · Vo, resulting in high power consumption. In the display off state, as shown in FIG. 6C, Vo voltage is applied to both the scan electrode and the signal electrode, so that the voltage difference is O [V], thereby preventing power consumption.

이상에서 설명한 바와같이 본 고안은 디스플레이오프시 액정셀양단에 걸리는 전압을 O[V]로 하여 종래 회로에서의 스위칭전류에 의한 전력소모를 방지하고, 각 구동부도 입출력이 고정되므로 스위칭전류가 필요없게 되어 전체 액정표시창치의 소비전력을 줄일 수 있게되는 효과가 있다.As described above, the present invention prevents power consumption by switching current in the conventional circuit by setting the voltage across the liquid crystal cell at display off to O [V]. Thus, the power consumption of the entire LCD display can be reduced.

Claims

The horizontal and vertical alternating signal units ₁ and 6 for level shifting the frame signal M and outputting the liquid crystal drive voltage selection signals M ₁ and M ₁ (M ₂ ), and the liquid crystal panel unit 4 A first shift register 2 for shifting the start data DI for each frame in order to sequentially select a horizontal line, a second shift register 7 for shifting the signal data DATA, and the second shift register A data latch 8 for latching an output of 7) for each horizontal line, a power supply circuit portion 5 for generating a liquid crystal cell driving voltage of the liquid crystal panel portion 4 as a step voltage, and the horizontal alternating signal portion 1 And a horizontal driver 3 for selecting a horizontal scan electrode driving voltage of the power supply circuit part 5 according to the output of the first shift register 2 and outputting the voltage to the liquid crystal panel part 4, and the data latch 8. Drive of the vertical signal electrode of the power supply circuit section 5 in accordance with the output of < RTI ID = 0.0 > 1) and < / RTI > In the liquid crystal display driving circuit comprising a vertical driver 9 for selecting a pressure and outputting the voltage to the liquid crystal panel 4, the horizontal and vertical alternating signal units 1, 6 according to the display off signal DF. Control the frame signal (M) input to the control panel and set control of the first shift register (2) and the data latch (8), so that the horizontal, vertical driving section (3), ( And a horizontal and vertical display-off control unit (11) and (12) for outputting the same voltage to the same voltage.

2. The liquid crystal display drive circuit according to claim 1, wherein the first shift register (2) and the data latch (8) are each composed of de-flip flops each having a set function.

The set-up of the first shift register (2) according to claim 1, wherein the horizontal display-off control unit (11) passes the display-off signal (DF) through the inverters (I ₁₁ , I ₁₂ ) and again through the inverter (I ₁₄ ). In addition to the ST terminal, the signal is applied to the uniaxial input of the NOA gate NOR ₁₁ , and the frame signal M is applied to the other input of the NOA gate MOR ₁₁ through the inverter I ₁₃ . A liquid crystal display driving circuit, characterized in that the output of the gate NOR ₁₁ is input to the horizontal alternating signal section (1).

The vertical display off controller 12 applies the display off signal DF through the inverters I ₁₁ and I ₁₁ of the horizontal display off controller 12 to one input of the NAND gate NA ₆₁ . In addition, through the inverter I ₆₂ is applied to the set (ST) terminal of the data latch 8, the frame signal (M) is applied to the other input of the NAND gate (NA ₆₁ ) through the inverter (I ₆₁ ). And inputting the output of the NAND gate (NA ₆₁ ) to the vertical exchange signal unit (6).