KR940001287B1

KR940001287B1 - Method of making pmos ldd structure

Info

Publication number: KR940001287B1
Application number: KR1019900014499A
Authority: KR
Inventors: 이혁재
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-09-13
Filing date: 1990-09-13
Publication date: 1994-02-18
Anticipated expiration: 2010-09-13
Also published as: KR920007073A

Abstract

내용 없음.No content.

Description

PHYMOUS LDD MANUFACTURING METHOD

제1도 (a)-(c)는 종래의 피모오스 제조공정도.Figure 1 (a)-(c) is a conventional manufacturing process diagram of Pmoose.

제2도 (a)-(f)는 본 발명에 따른 피모오스 LDD 제조공정도.Figure 2 (a)-(f) is a manufacturing process diagram of the Pmoose LDD according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : N-웰 2 : 게이트 옥사이드1: N-well 2: gate oxide

3 : P층 4 : 게이트3: P layer 4: gate

5,6a : N-형 펀치드로의 스탑 할로 이온주입 영역 5a : 옥사이드막5,6a: Stop halo ion implantation region of N-type punched 5a: Oxide film

6 : 사이드월 7 : P⁺소오스 드레인6: sidewall 7: P ⁺ source drain

7a : 셀렉티브 에피텍시 방법으로 형성된 P-층7a: P-layer formed by the selective epitaxy method

본 발명은 피모오스(POMS) LDD 제조방법에 관한 것으로 특히 쇼트 채널효과 (Short Channel Effect)와 펀치 드루우(Punch Through)의 방지에 적당하도록 한 피모오스 LDD 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for producing PMOS LDD, and more particularly, to a method for producing PMOS LDD, which is suitable for prevention of short channel effects and punch through.

종래의 피모오스 LDD 제조공정을 제1도를 통해 설명하면, 먼저 제1도(a)에서와 같이 N-웰(1)을 만들고 게이트 옥사이드(2)를 기른 후 보론(Boron) 이온주입을 실시하여 제1도(b)에서와 같이 V_T조절을 위한 P층(3)을 만들고 전면에 폴리 실리콘을 디포지션하고 게이트 마스크를 이용하여 사진 식각공정으로 게이트 영역을 정의하고 불필요한 부분을 에치하여 게이트(4)를 만든 다음 제1도(c)에서와 같이 게이트(4)를 마스크로 이용하여 N-웰(1)에 비소를 "하이" 에너지(150Kev)로 이온주입하여 N-형 펀치 드루우 스탑할로(halo) 이온주입영역(5)을 형성하고 전면에 LTO막을 증착하고 에치백하여 게이트(4) 측벽에 LTO 사이드월(6)을 형성한 다음 BF₂이온주입을 실시하여 P⁺소오스 드레인(7)을 만든다.Referring to FIG. 1, a conventional PMOS LDD manufacturing process is performed. First, as shown in FIG. 1A, an N-well 1 is formed, a gate oxide 2 is grown, and boron ion implantation is performed. and FIG. 1 (b) to create a P layer 3 for V _T adjustment as di polysilicon position in front in and define the gate region by a photolithography process using a gate mask to etch an unnecessary portion of the gate (4) and then implant the arsenic with "high" energy (150Kev) into the N-well 1 using the gate 4 as a mask as shown in FIG. A stop halo ion implantation region 5 is formed, an LTO film is deposited on the entire surface, and etched back to form an LTO sidewall 6 on the sidewall of the gate 4, followed by BF ₂ ion implantation to form a P ⁺ source. Drain 7 is made.

그런데 상기와 같은 종래 기술에서는 소오스 드레인 접합깊이를 줄이기 어려워 P⁺형 소오스/드레인(7) 영역이 채널쪽으로 측면확산되므로 채널길이가 짧아져서 쇼트 채널 효과가 크게 될 뿐 아니라 펀치-드루우스탑할로 이온주입영역(5)이 채널 (3) 부분을 가리게 되어 스레시 홀드전압(Threshold Voltage)등의 퍼포먼스 (Performance) 조절을 어렵게 하는 단점이 있었다.However, in the prior art as described above, it is difficult to reduce the source drain junction depth, so that the P ⁺ type source / drain region 7 is laterally diffused toward the channel, so that the channel length is shortened so that the short channel effect is increased and the punch-through top halo is reduced. Since the ion implantation region 5 covers the channel 3 portion, it is difficult to control the performance such as a threshold voltage.

본 발며은 이러한 단점을 해결하기 위한 발명으로 첨부도면 제2도를 참조하여 상세히 설명하면 다음과 같다.The present invention is described in detail with reference to FIG. 2 as an invention for solving these disadvantages.

먼저 제2도(a)에서와 같이 N-웰(1)을 만들고 게이트 옥사이드(2)를 기른 후 V_T조절을 위해 보론(Boron) 이온주입을 실시하여 제2도(b)에서와 같이 P층(3)을 형성한다.First, as in FIG. 2 (a), an N-well 1 is made, the gate oxide 2 is grown, and boron ion implantation is performed to adjust V _{T. As} shown in FIG. Form layer 3.

그리고 난 후 폴리와 옥사이드를 차례로 디포지션하고 게이트 마스크를 이용한 사진석판기술을 이용하여 게이트 영역을 정의하고 불필요한 부분의 폴리와 옥사이드를 에치하여 게이트(4)를 형성한 다음 옥시데이션을 약간해주어 게이트 측면에 옥사이드막(5a)을 형성시킨다.After that, poly and oxide are sequentially deposited, and using a photolithography technique using a gate mask, a gate region is defined, and an unnecessary portion of poly and oxide is etched to form a gate (4), and then slightly oxidized to form a gate side. An oxide film 5a is formed in the film.

그 다음 제2도(c)에서와 같이 등방성 에치로 소오스/드레인 쪽의 게이트 옥사이드(2)를 없애고 계속해서 노출된 P층(3)의 실리콘기판을 파낸 다음 제2도(d)와 같이 파낸 부분에 약한 에너지로 비소를 이온주입하여 펀치 드로우 스탑 할로 N-영역(6a)을 형성하고 그 다음 P-형으로 셀렉티브 에피텍시(Selective Epitaxy)를 실시하여 원래보다 약간 두꺼운 P-층(7a)을 형성시키고 전면에 절연물을 증착하고 에치백하여 게이트 측벽에 사이드월(8a)을 만든다음 BF₂이온을 고농도로 이온주입하여 P⁺소오스 드레인(7)을 만들어 준다.Then, as shown in Fig. 2 (c), the gate oxide (2) on the source / drain side is removed with an isotropic etch, and the silicon substrate of the P layer (3) which is subsequently exposed is dug up and then dug as shown in Fig. 2 (d). Ion implantation of arsenic with weak energy into the part to form a punch draw stop halo N-region 6a, followed by a selective epitaxy in the P-type to slightly thicker P-layer 7a than the original. After forming an insulating material on the front surface and etching back to form a sidewall (8a) on the side wall of the gate and ion implantation of BF ₂ ions in high concentration to make a P ⁺ source drain (7).

이때 에피텍시(Epitaxy)로 만들어진 P-층(7a)이 라이트리 도우핑된 드레인 (LDD)이 된다.At this time, the P-layer 7a made of epitaxy becomes a lightly doped drain LDD.

따라서 본 발명은 실리콘기판의 P층(3)을 오버에치하고, 오버에치된 부분에 비소 이온주입하여 펀치 드로우 스탑할로 N-영역(6a)을 형성한뒤, P-층(7a)층 에피텍시로 형성하기 때문에 실리콘기판으로 소오스드레인 영역이 깊게 형성됨을 방지하여 게이트 아랫부분으로 소오스 드레인 영역이 확산됨을 막아주기 때문에 쇼트채널 효과를 줄일 수 있고, 소오스 드레인 영역과 게이트 사이에 두꺼운 절연막(8a)이 있으므로 게이트 쇼트채널 효과를 줄일 수 있고, 소오스 드레인 영역과 게이트 사이에 두꺼운 절연막(8a)이 있으므로 게이트 전압에 의해 발생하는 일렉트론-홀 페어(Electro-hole pair)에 의해 기판 전류가 증가하는 GIDL(Gate Induced Drain Leakage)를 개선할 수 있다.Therefore, in the present invention, the P layer 3 of the silicon substrate is overetched, arsenic ions are implanted into the overetched portion to form the N-region 6a with a punch draw stop halo, and then the P-layer 7a. Since the epitaxial layer is formed of layer epitaxial, it prevents the source drain region from being deeply formed by the silicon substrate and prevents the source drain region from diffusing to the bottom of the gate. Since there is (8a), the gate short channel effect can be reduced, and since there is a thick insulating film (8a) between the source drain region and the gate, the substrate current is increased by the electro-hole pair generated by the gate voltage. It can improve GIDL (Gate Induced Drain Leakage).

그리고 펀치 드로우 스탑 할로 N-영역(6a)이 소오스 드레인 하측에만 형성되므로 트랜지스터가 동작하는 채널영역에 아무런 영향을 끼치지 않으므로 퍼포먼스에서 전혀 영향을 주지 않는 등의 효과가 있다.In addition, since the punch draw stop halo N-region 6a is formed only under the source drain, it does not affect the channel region in which the transistor operates, so that there is no effect in performance.

Claims

Growing a gate oxide (2) on the N-well (1) and implanting a threshold voltage control ion to form a P layer (3), depositing and selectively etching poly (4) and oxide (5) in order Forming a gate, oxidizing the exposed side of the poly 4 and removing the gate oxide 2 using the gate as a mask, and etching the silicon substrate of the P layer 3 to remove the silicon substrate. Forming a punch-draw stop halo N-region 6a in the trench, forming a P-layer 7a on the punch-draw stop halo N-region 6a by a selective epitaxy method, and the gate A sidewall (8a) is formed on the sidewall, and a P ⁺ source drain (7) region is formed in the P-layer (7a) by high concentration P-type implantation.