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KR940000910B1 - 반도체 칩의 얼라인먼트 방법 및 레이저 리페이어용 타겟이 형성된 반도체 칩 - Google Patents

반도체 칩의 얼라인먼트 방법 및 레이저 리페이어용 타겟이 형성된 반도체 칩 Download PDF

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KR940000910B1
KR940000910B1 KR1019910005891A KR910005891A KR940000910B1 KR 940000910 B1 KR940000910 B1 KR 940000910B1 KR 1019910005891 A KR1019910005891 A KR 1019910005891A KR 910005891 A KR910005891 A KR 910005891A KR 940000910 B1 KR940000910 B1 KR 940000910B1
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Abstract

내용 없음.

Description

반도체 칩의 얼라인먼트 방법 및 레이저 리페이어용 타겟이 형성된 반도체 칩
제1도는 종래 기술에 의한 반도체 칩의 얼라인먼트 방법을 설명하기 위한 반도체 칩의 확대평면도.
제2도는 종래 기술에 의한 반도체 칩의 에치영역을 설명하기 위한 제1도의 부분 확대로.
제3도 및 제4도의 (a) 내지 (d)는 본 발명에 의한 레이저 리페어용 타겟의 실시형태를 보인 것으로,
제3도의 (a) 내지 (d)는 X스캔용 기본타겟의 평면도.
제4도의 (a) 내지 (d)는 Y스캔용 기본타겟의 평면도.
제5도는 (a) 및 (b)는 본 발명에 의한 레이저용 타겟의 실시형태를 보인 것으로, (a)는 X-얼라인먼트의 옵셋값을 구하기 위한 막대타겟의 평면도. (b)는 Y-얼라인먼트의 옵셋값을 구하기 위한 막대타겟의 평면도.
제6도는 본 발명에 의한 반도체 칩의 평면도.
제7도는 본 발명에 의한 반도체 칩의 얼라인먼트 방법을 설명하기 위한 평면도.
제8도는 본 발명에 의한 반도체 칩의 다른 실시예에 따른 얼라인먼트 방법을 설명하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 기본타겟 30, 40 : 막대타겟
50, 60, 70, 80 : 에치영역 90 : 반도체 칩
본 발명은 반도체 칩의 얼라인먼트(alignment)방법 및 레이저 리페어(laser repair)용 타겟(target)이 형성된 반도체 칩에 관한 것으로, 타겟의 형상을 개선하여 X-얼라인먼트 및 Y-얼라인먼트를 동시에 수행하도록 함과 아울러 패드에치영역을 감소시켜 반도체 칩의 면적을 축소시킬 수 있게 한 반도체 칩의 얼라인먼트 방법 및 레이저 리페어용 타겟이 형성된 반도체 칩에 관한 것이다.
통상적으로 반도체 칩의 셀불량(cell failure)을 리페어하기 위하여는 먼저 시스템에 웨이퍼를 올려놓고 상측에서 레이저(laser)를 주사하여 시스템에 대한 반도체 칩의 얼라인먼트를 검사하도록 되어 있다.
상기 얼라인먼트는 통상 시스템에 반도체 칩의 높이를 대강 일치시키는 포커스(focus)와, 레이저의 X방향 이동에 대한 옵셋(offset:오차)를 보상하기 위한 X-얼라인먼트와, 레이저의 Y방향 이동에 대한 오차를 보상하기 위한 Y-얼라인먼트와, 시스템과 반도체 칩간의 회전중심에 대한 오차를 보상하기 위한 θ(Theta)-얼라인먼트로 구분되어, 반도체 칩단위로 상기한 포커스, X-얼라인먼트, Y-얼라인먼트, θ-얼라인먼트를 각각 수행하게 되며, 이때 반도체 칩의 각 모서리부위에 형성되는 소정형상의 레이저 리페어용 타겟을 이용하게 된다.
따라서, 시스템과 반도체 칩간의 얼라인먼트를 정확하게 맞춘 상태에서 레이저를 주사하여 리턴시 회로를 변경시키게 되며, 그 라인을 대신하여 별도의 스페이셀(spare cell)로 대체시키게 된다.
최근들어 상기한 바와같은 레이저 리페어를 위한 방식으로서 전통적인 디코딩(decoding)방식으로부터 어드레스 서프레션(address suppression)방식을 채택함에 따라 패시베이션(passivation)공정 이후에 레이저 리페어 동작을 실시할 수 있도록 되어 있는바, 이때 타겟의 얼라인먼트를 수행하기 위하여는 타겟부분의 주위를 패드에치(pad etch)시 에치가 될 수 있도록 패드마스크(pad mask)를 제작하게 된다.
상기한 바와같은 반도체 칩의 전형적인 얼라인먼트 방법을 첨부된 도면에 의하여 설명하면 다음과 같다.
제1도는 레이저 리페어를 위하여 시스템(도시하지 않음)에 얹혀진 반도체 칩(1)을 확대하여 보인 평면도로서, 상기 반도체 칩(1)의 각 모서리에는 대략 자 형상을 갖는 레이저 리페어용 타겟(2)이 각각 형성되어 있다.
상기한 도면에 있어서, a와 b는 포커스와, X-얼라인먼트의 수행을 나타내며, c에 의하여 Y-얼라인먼트를 수행한 후, d에서 θ-얼라인먼트를 잡게된다.
이를 보다 상세히 설명하면, 먼저 도면에서 좌측 상단부의 타겟(2)에 레이저를 X방향으로 주사하여 X방향의 오차를 구한 후, 이를 보정함으로써 X-얼라인먼트를 수행하고, 레이저를 Y방향으로 주사하여 Y방향의 오차를 구한 후, 이를 보정함으로써 Y-얼라인먼트를 수행한다.
이후, 도면에서 우측상단부의 타겟(2)에 레이저를 Y방향으로 주사하여 그 타겟(2)에서의 Y방향 오차를 구한다.
이때, c에서의 Y-얼라인먼트시의 오차를 Y offt[μm], d에서의 얼라인먼트시의 오차를 Y offt[μm], c와 d에서의 X좌표값 차이(절대값)를 X gap[μm]이라 할 경우,
[수학식 1]
Figure kpo00001
이 되며,
상기한 θ의 값은 양 타겟(2,2)사이의 거리가 Yofft에 비해 상당히 크기 때문에 수학적으로 sinθ=θ{단, θ는 radian단위)의 등식이 성립되므로 시스템을 소정각도 만큼 회전시켜 보정함으로써 θ-얼라인먼트를 수행하게 된다.
한편, 제2도는 타겟(2)의 X 및 Y의 길이가 50μm×50μm일 경우, 패드에치시 예치되는 영역(3)의 넓이를 도시한 것으로, 상기한 예치영역(3)의 넓이는 제2도는 타겟(2)의 X 및 Y 의 길이가 50μm×50μm이면, 통상 100μm×100μm가 되며, 그 값은 타겟(2)의 얼라인먼트를 정확하게 수행하기 위하여 요구되는 적정값으로, 타겟(2) 넓이의 4배가 된다.
그러나 상기한 바와같은 종래의 기술에 의하면, 타겟(2)의 형상이 L자 형상으로 되어 있으므로 얼라인먼트를 수행하기 위하여는 매 반도체 칩마다 포커스, X-얼라인먼트, Y-얼라인먼트, θ-얼라인먼트의 4가지 동작을 각각 실시하여야 함으로써 얼라인먼트시간이 많이 소요되는 등 제품의 양산성이 크게 저하될 뿐만아니라 타겟(2) 하나당 타겟(2)영역의 약 4배에 해당하는 에치영역(3)을 소모시키게 됨으로써 반도체 칩 면적의 상당부분을 차지하게 되어 소자영역(4)가 줄어들게 되는 등의 여러 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해소하기 위하여 창안한 것으로, 레이저 리페어용 타겟을 포커스, X-얼라인먼트, Y-얼라인먼트시에 사용되는 삼각형 모양의 기본 타겟과, θ-얼라인먼트시에 사용되는 막대형 타겟으로 구분하여, 기본타겟으로 X-얼라인먼트 및 Y-얼라인먼트를 동시에 수행함으로써 얼라인먼트에 소요되는 시간을 감소시켜 양산성을 높이도록 함과 아울러, 막대형 타겟을 이용하여 패드에치시 에치되는 영역을 감소시킴으로써 반도체 칩의 면적을 감소시킬 수 있도록 한 것인 바, 이하 본 발명을 첨부 도면에 의하여 보다 상세하게 설명하면 다음과 같다.
제3도의 (a) 내지 (d)는 본 발명에 의한 레이저 리페어용 타겟의 X스캔(scan) 기본타겟(10) : (11, 12, 13, 14)을 보인 것이고, 제4도의 (a) 내지 (d)는 본 발명에 의한 레이저 리페어용 타겟의 Y스캔 기본타겟(20) : (21, 22, 23, 24)을 보인 것이며, 제5도의 (a)는 θ-얼라인먼트 X-얼라인먼트를 위한 막대타겟(30)을 보인 것이고, (b)는 θ-얼라인먼트시 Y-얼라인먼트를 위한 막대타겟(40)을 보인 것이다.
여기서 X스캔 기본타겟(10)은 X-스캔을 하여 X, Y 얼라인먼트를 동시에 수행하는 것을 말하며, Y스캔 기본타겟(20)은 Y-스캔을 하여 X, Y 얼라인먼트를 동시에 수행하는 것을 말하는 것이다.
상기 기본타겟(10, 20)은 직각삼각형 형상으로 형성하는 것이 바람직하며, 더욱 좋기로는 직각이등변 삼각형이다.
상기 기본타켓(11, 12, 13, 14), (21, 22, 23, 24), (30, 40)의 치수 및 각 에치영역(50) : (51, 52, 53, 54), (60) : (61, 62, 63, 64), (70), (80)의 치수는 실제적으로 레이저 리페어시 적용되는 통상적인 값으로서, 그 값들은 꼭 한정할 필요는 없으며 여러 가지 형태로 변형하여 실시할 수 있다.
제6도는 본 발명에 의한 반도체 칩(90)을 보인 것으로, 상기 반도체 칩(90)의 각 모서리부위(A, B, C, D)에 제3도 내지 제5도에 도시한 바와같은 기본타겟(10, 20) 및 막대타겟(30, 40)을 선택적으로 형성한 구조로서, 상기 각 모서리부위(A, B, C, D)에는 적어도 기본타겟(10, 20)중에서 1개가 선택되고, 막대타겟(30, 40)에서 1개가 선택되어야 한다.
이때 X스캔 기본타겟(10) : (11, 12, 13, 14)에서 1개가 선택될 경우에는, 제5도의 (a)에 도시한 수직형상의 막대타겟(30)이 선택되는 것이 바람직하며, Y스캔 기본타겟(20) : (21, 22, 23, 24)에서 1개가 선택될 경우는 제5도의(b)에 도시한 수평형상의 막대타겟(40)이 선택되는 것이 바람직하고, 나머지 두곳의 모서리부위는 어떠한 형상의 타겟(10, 20, 30, 40)을 선택하여도 무방하다.
제7도에 도시한 바와같이, 제3도의 (a)에 도시한 X스캔 기본타겟(10)과, 제5도의 (a)에 도시한 막대타겟(30)을 선택한 경우를 일실시예로 보다 상세하게 설명하면 다음과 같다.
X 스캔시 기본타겟910)의 중심에 해당되는 Y좌표는 Y축의 Ylef와 Ybot의 중간점, 즉,
[수학식 2]
Figure kpo00002
으로 되고,
삼각형 빗변 중심점 A의 좌표를 구하면,
[수학식 3]
Figure kpo00003
로 되며,
Xlef와 중간점 A의 X좌표의 중간점의 X좌표는,
[수학식 4]
Figure kpo00004
가 된다.
이때 기본타겟(10)의 폭(width)은
Figure kpo00005
이 된다.
이와 같은 상태에서 도시한 화살표 d방향으로 레이저의 X스캔을 실시하게 되면, X0ffset값은 Xlef(=Xbot)와 실제 스캔시의 타겟에지(Xedge)와의 차이가 되며, 이는 │Xlef-Xedge│로 표시할수 있다. 정렬 상태라면 Xlef=Xedge이다.
또한 Yoffset값은 타겟폭과, 실제 스캔시의 폭과의 차이가 된다.
타겟폭(
Figure kpo00006
)은 삼각형의 중심의 X간격이므로 타겟폭과 실제 스캔시의 차이가 된다.
따라서 X-얼라인먼트 및 Y-얼라인먼트를 동시에 수행할 수 있는 것이다.
이와 같이 X-얼라인먼트 및 Y-얼라인먼트를 수행한 다음에는 기본타겟(10)과 막대타겟(30)을 이용하여 θ-얼라인먼트를 수행하게 되는 바, 그 방법은 종래의 기술과 동일한 방법으로 실시하게 된다.
즉, 막대타겟(30)의 X-얼라인먼트로 얻은 Xofft값과, 기본타겟(10)의 X-얼라인먼트로 얻은 Xoffy값과, 기본타겟(10)과 막대타겟(30)의 Y좌표값이 차이(절대값)인 Ygap을 이용하여,
[수학식 5]
Figure kpo00007
을 구함으로써 θ-얼라인먼트를 수행하게 된다.
한편, 기본타겟(10)의 임의의 갓(밸)에 대한 얼라인먼트 방법을 첨부된 도면에 의하여 설명하면 다음과 같다.
제8도에 도시한 바와 같이, 제7도에 도시한 본 발명의 일실시예에서 θ가 45°가 아닌 임의의 각도일 경우에도 Xoffset값을 구하는 방법은 본 발명의 일실시예와 동일하게 실시되며, Yoffset값을 구할 경우에도 도시한 화살표 e방향을 이상적인 X스캔으로 표시하고, 도시한 화살표 f방향을 실질적인 X스캔으로 표시하게 되면,
[수학식 6]
Figure kpo00008
그리므로 상기한 식에서,
[수학식 7]
Figure kpo00009
가 되므로 Y-얼라인먼트를 수행하게 되는 것이다.
이상에서 설명한 바와같은 본 발명은 레이저 리페어용 타겟으로 직각삼각형의 기본타겟과 막대타겟을 이용하여 반도체 칩의 얼라인먼트를 수행함으로써 X-얼라인먼트 밑 Y-얼라인먼트를 동시에 실시함에 따라 얼라인먼트에 소요되는 시간을 단축시킬 수 있으며, 이에 따라 제품의 양산성을 크게 향상시킬 수 있을 뿐만 아니라 타겟의 형상변경에 따른 에치영역을 기본타겟의 경우에는 1개당 50%, 막대타겟의 경우에는 55%로 감소시킬 수 있으므로 반도체 칩을 더욱 소형화시키는 등의 효과가 있다.

Claims (4)

  1. 반도체 칩의 얼라인먼트 방법에 있어서, 삼각형 모양의 X스캔용 기본타겟(10) 또는 Y스캔용 기본타겟(20)에 X스캔 또는 Y스캔을 실시하여, 그 기본타겟(10)의 중심좌표(Xo, Yo)와 실제 시캔시의 X, Y 좌표차이로 Xoffset값과, Yoffset값을 구한 후, X-얼라인먼트 및 Y-얼라인먼트를 동시에 수행함으로 특징으로 하는 반도체 칩의 얼라인먼트방법.
  2. 통상적인 반도체 칩에 있어서, 각 모서리 부위에 포커스, X-얼라인먼트, Y-얼라인먼트시에 사용되는 삼각형 모양의 X, Y스캔 기본타겟(10, 20)과, θ-얼라인먼트시에 사용되는 막대타겟(30, 40)이 선택적으로 형성된 것임을 특징으로 하는 레이저 리페어용 타겟이 형성된 반도체 칩.
  3. 제2항에 있어서, 상기 X, Y스캔 기본타겟(11, 12, 13, 14), (21, 22, 23, 24)중 적어도 1개가 형성되고, 상기 막대타겟(30, 40)중 적어도 1개가 형성된 것임을 특징으로 하는 레이저 리페어용 타겟이 형성된 반도체칩.
  4. 제2항 또는 제3항에 있어서, 상기 기본타겟(11, 12, 13, 14),(21, 22, 23, 24)이 직각이등변 삼각형인 것을 특징으로 하는 레이저 리페어용 타겟이 형성된 반도체 칩.
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Application Number Priority Date Filing Date Title
KR1019910005891A KR940000910B1 (ko) 1991-04-12 1991-04-12 반도체 칩의 얼라인먼트 방법 및 레이저 리페이어용 타겟이 형성된 반도체 칩
US07/858,723 US5414519A (en) 1991-04-12 1992-03-27 Method for aligning a semiconductor chip to be repaired with a repair system and a laser repair target used therefor
DE4210774A DE4210774B4 (de) 1991-04-12 1992-04-01 Verfahren zum Ausrichten eines Halbleiterchips, der mit Hilfe eines Reparatursystems repariert werden soll, sowie Laser-Reparaturtarget zur Verwendung für dieses Verfahren
TW081102553A TW232744B (ko) 1991-04-12 1992-04-02
JP8879292A JP2802561B2 (ja) 1991-04-12 1992-04-09 半導体チップのアライメント方法およびレーザ修理用ターゲット

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545593A (en) * 1993-09-30 1996-08-13 Texas Instruments Incorporated Method of aligning layers in an integrated circuit device
JP3446287B2 (ja) * 1994-03-15 2003-09-16 富士通株式会社 縮小投影露光装置と光軸ずれ補正方法
US5696587A (en) * 1994-12-14 1997-12-09 United Microelectronics Corporation Metal target for laser repair of dies
US5796414A (en) * 1996-03-25 1998-08-18 Hewlett-Packard Company Systems and method for establishing positional accuracy in two dimensions based on a sensor scan in one dimension
KR100256815B1 (ko) * 1996-06-24 2000-06-01 김영환 확대/축소 크기 측정용 마크
JP2866831B2 (ja) * 1996-08-30 1999-03-08 株式会社アドバンテスト レーザ加工装置の位置決め方法
US6938335B2 (en) 1996-12-13 2005-09-06 Matsushita Electric Industrial Co., Ltd. Electronic component mounting method
CN1138463C (zh) 1996-12-13 2004-02-11 松下电器产业株式会社 电子部件及其安装方法和装置
US6064750A (en) * 1997-01-10 2000-05-16 Hunter Engineering Company Apparatus and method for determining vehicle wheel alignment measurements from three dimensional wheel positions and orientations
TW335527B (en) * 1997-11-08 1998-07-01 United Microelectronics Corp The rework testing method of semiconductor device
US6077756A (en) * 1998-04-24 2000-06-20 Vanguard International Semiconductor Overlay target pattern and algorithm for layer-to-layer overlay metrology for semiconductor processing
US6473261B1 (en) 2000-11-09 2002-10-29 Exabyte Corporation Cartridge overinsertion protection for cartridge library
US6466396B1 (en) 2000-11-09 2002-10-15 Exabyte Corporation Cartridge library
US6462900B1 (en) 2000-11-09 2002-10-08 Exabyte Corporation Cartridge picker robot with ribbon cable for cartridge library
US6486956B2 (en) 2001-03-23 2002-11-26 Micron Technology, Inc. Reducing asymmetrically deposited film induced registration error
US7053495B2 (en) 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
US6612499B2 (en) 2002-01-24 2003-09-02 Exabyte Corporation Calibration cartridge for automated cartridge library and method of using same
JP2005109145A (ja) 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
USD554084S1 (en) * 2005-10-31 2007-10-30 Kabushiki Kaisha Toshiba Portion of a semiconductor apparatus mounting-position accuracy measurement jig
US20080282275A1 (en) * 2007-05-11 2008-11-13 Zaczek Thomas E Entry/exit port method and apparatus for cartridge library
US7777985B2 (en) * 2007-05-11 2010-08-17 Tandberg Data Corporation Transport method and apparatus for cartridge library utilizing cam slot and follower for moving a robot carriage
US20080282281A1 (en) * 2007-05-11 2008-11-13 White Christopher M Cartridge engagement apparatus and method for cartridge library
US7777986B2 (en) * 2007-05-11 2010-08-17 Tandberg Data Corporation Multi-dimensional transport method and drive subsystems in a cartridge library apparatus
US20080278847A1 (en) * 2007-05-11 2008-11-13 Barkley John A Method and apparatus for positioning drives in cartridge library
US9583401B2 (en) 2014-02-12 2017-02-28 International Business Machines Corporation Nano deposition and ablation for the repair and fabrication of integrated circuits
JP6219227B2 (ja) * 2014-05-12 2017-10-25 東京エレクトロン株式会社 ヒータ給電機構及びステージの温度制御方法
JP2017053999A (ja) * 2015-09-09 2017-03-16 株式会社東芝 半導体装置および検査パターン配置方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660157A (en) * 1969-08-18 1972-05-02 Computervision Corp Enhanced contrast semiconductor wafer alignment target
JPS55162229A (en) * 1979-06-04 1980-12-17 Chiyou Lsi Gijutsu Kenkyu Kumiai Detection of electron beam exposure position
US4385838A (en) * 1980-01-19 1983-05-31 Nippon Kogaku K. K. Alignment device
JPS57192028A (en) * 1981-05-20 1982-11-26 Matsushita Electric Ind Co Ltd Mask set and positioning method for mask
JPS58108745A (ja) * 1981-12-23 1983-06-28 Canon Inc 転写装置
JPS58116541A (ja) * 1981-12-29 1983-07-11 Canon Inc 整合方法
JPS59200905A (ja) * 1983-04-28 1984-11-14 Mitsubishi Electric Corp 位置検出装置
JPS61258420A (ja) * 1985-05-13 1986-11-15 Canon Inc 位置検出装置
JPS62193124A (ja) * 1986-02-19 1987-08-25 Sanyo Electric Co Ltd パタ−ン位置合わせ方法
DE3709858A1 (de) * 1986-04-18 1987-10-22 Heidelberger Druckmasch Ag Bestimmung des registerfehlers beim mehrfarbendruck
JPS63204722A (ja) * 1987-02-20 1988-08-24 Nec Corp 半導体集積回路の製造方法
JP2629709B2 (ja) * 1987-05-28 1997-07-16 株式会社ニコン 位置合わせ方法及び装置
JPH01301030A (ja) * 1988-05-26 1989-12-05 Toshiba Corp Ｘｙ方向送り装置
FR2676129A1 (fr) * 1991-04-30 1992-11-06 Cer Ets Procede destine a positionner un objet par rapport a un element a emplacement determine ou vice et versa et machine pour sa mise en óoeuvre.

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