KR930008048B1

KR930008048B1 - 요청신호개수에 독립적인 중재시간의 중재기

Info

Publication number: KR930008048B1
Application number: KR1019910009444A
Authority: KR
Inventors: 윤영우
Original assignee: 윤영우
Priority date: 1991-06-05
Filing date: 1991-06-05
Publication date: 1993-08-25
Anticipated expiration: 2011-06-05
Also published as: KR930001079A

Abstract

내용 없음.

Description

요청신호개수에 독립적인 중재시간의 중재기

제 1 도는 종래의 트리중재기의 구성의 일실시례를 도시하는 블록다이아그램.

제 2 도는 본 발명에 따른 중재기의 구성의 일실시례를 도시하는 블록다이아그램.

제 3 도는 본 발명의 중재기에 사용되는 중재모듈의 블럭다이아그램.

제 4 도는 중재모듈내의 RS 래치의 동작을 나타내는 연산표.

제 5 도는 중재모듈의 논리회로도.

제 6 도는 중재집적회로를 사용한 64개 요청시의 중재기 구성을 도시하는 블록다이아그램.

* 도면의 주요부분에 대한 부호의 설명

1 : 중재모듈 4 : 요청신호발생기

본 발명은 중재시간이 요청신호의 개수에 관계없이 일정한 중재기에 관한 것으로서 더욱 상세히는 다중프로세서에서 다수의 프로세서가 하나의 자원에 대하여 경쟁적으로 사용을 요청할 때 그중 하나의 프로세서에게 사용권을 부여하는 중재기에 관한 것이다.

종래에도 다수의 중재기가 사용되어 오고 있었으며 이러한 하나의 예가 제 1 도에 도시되어 있다. 여기에서는 소위[1 OF 2] 형식의 중재모듈들의 2진 트리형태로 구성된 중재기를 도시하고 있다. 트리중재기의 최상위단계에서의 각 중재모듈(1)의 [RA, RB]에 한 개 이상의 요청신호가 입력되면 [RC]에 요청신호를 출력한다. [RC]요청신호는 한단계 아래의 각 중재모듈(2)의 입력[RA] 또는 [RB]에 들어간다. 이와 같이 하여 요청신호가 트리의 최하위단계에 도착한다. 최하위단계의 중재모듈(3)은 [GA, GB]중 하나를 선택하여 승인신호를 출력한다. [GA] 또는 [GB]승인신호는 한단계 위의 중재모듈(2)의 입력[GC]에 들어간다.

[GC]에 승인신호가 입력되면 [GA, GB]중 하나를 선택하여 승인신호를 출력한다.

이와 같이 하여 승인신호가 최상위단계에 도착하여 여러개의 요청신호중 한 개만 승인하게 된다. N개의 요청신호가 있으면, 트리중재기는 [log₂n]단계로 구성된다. 따라서 요청신호가 [log₂n]단계 아래로 전파하고 승인신호가 다시 [log₂n]단계위로 전파하여야 하므로 종중재시간은 [log₂n]에 비례하며 n이 크면 중재시간이 길어지는 문제점이 있어서 처리시간이 지연되고 전체 시스템의 응답속도를 느리게 하는 문제점이 있었다.

이하 본 발명은 상기와 같은 문제점을 해결하기 위하여, 요청신호와 중재의 현재상태정보로서 전위[lookahead]정보를 생성하여 이것을 이용하여 각 중재모듈들이 동시에 중재하고, 각 중재모듈의 승인신호로써 전체중재기의 승인신호를 생성하게 함으로써 요청신호의 개수에 관계없이 일정한 시간내에 중재가 되도록 구성한다.

또한, 현재의 승인에 관계된 중재모듈은 다음 중재에서는 우선순위를 바꿈으로써 공정한 중재가 되게 하는 것을 목적으로 한다.

이하의 제 2 도 내지 제 6 도와 함께 본 발명을 더욱 상세하게 설명하고자 한다.

제 2 도는 요청신호의 개수가 8인 경우의 중재기의 구성의 실시례이다. 각 중재모듈이 트리의 노드[NODE]를 나타내는 것은 종래의 트리중재기와 같으나, 노드사이는 구체적인 신호선으로 연결되지 않고 요청신호발생기(4), 트리거신호발생기(5) 및 승인신호발생기(6)를 통하여 서로간의 묵시적인 포함관계만으로 트리가 구성된다.

요청신호 발생기(4)는 요청신호 R₀…R₇로써 중재모듈들에 대한 요청신호 R₀, R₁₁…R₃, R₄₇를 발생시킨다.

요청신호의 논리식은 다음과 같다.

R₀= R₀, R₁₁= R₁, R₂₂= R₂, R₃₃= R₃,

R₄₄= R₄, R₅₅= R₅, R₆₆= R₆, R₇₇= R₇,

R₁= R_Z∨ R₁, R₂₃= R₂∨ R₃, R₄₅= R₄∨ R₅,

R₆₇= R₆∨ R₇, R₃= R₀∨ R₁∨ R₂∨ R₃,

R₄₇= R₄∨ R₅∨ R₆∨ R₇

승인신호발생기(6)는 중재모듈들의 출력신호 Y₀, Y₁₁…Y₃, Y₄₁로서 승인신호 YG₀…YG₇와 G₀…G₇을 발생시키는데, 각각의 논리식은 다음과 같다.

YG₀= Y₀₃∧ Y₀₁∧ Y₀, YG₁= Y₀₃∧ Y₀₁∧ Y_11,

YG₂= Y₀₃∧ Y₂₃∧ Y_22,YG₃= Y₀₃∧ Y₂₃∧ Y_33,

YG₄= Y₄₇∧ Y₄₅∧ Y_44,YG₅= Y₄₇∧ Y₄₅∧ Y_55,

YG₆= Y₄₇∧ Y₆₇∧ Y_66,YG₇= Y₄₇∧ Y₆₇∧ Y_77,

G₀ INH ∧ YG₀, G₀ INH ∧ YG₁

G₂ INH ∧ YG₂, G₃ INH ∧ YG₃

G₄ INH ∧ YG₄, G₅ INH ∧ YG₅

G₆ INH ∧ YG₆, G₇ INH ∧ YG₇

트리거신호 발생기(5)는 요청신호가 끝나는 순간부터 승인신호가 끝날때까지 일정한 길이의 펄스신호를 발생시키는데, 신호[R₀…R₇] 와 [YG₀…YG₀]로써 트리거신호[T₀, T₁₁…T₃, T₄₁]와 금지신호[INH]를 발생시킨다. 트리거신호는 각 중재모듈들이 변화하는 과도시간에 잘못된 승인신호가 출력되는 것을 방지하는 신호이다. 트리거신호의 논리식과 금지신호의 논리식은 다음과 같다. Delay(T, t_d)는 신호 T를 시간 t_d만큼 지연시키는 신호를 발생하는 함수이다.

T₀ R₀∧ YG₀, T₁ R₁∧ YG₁, T₂ R₂∧ YG₂,

T₃ R₃∧ YG₃, T₄ R₄∧ YG₄, T₅ R₅∧ YG₅,

T₆ R₆∧ YG₆, T₇ R₇∧ YG₇, T₀₀= T₀,

T₁₁= T₁, T₂₂= T₂, T₃₃= T₃, T₄₄= T₄, T₅₅= T₅,

T₆₆= T₆, T₇₇= T₇, T₀₁= T₀∨ T₁, T₂₃= T₂∨ T₃,

T₄₅= T₄∨ T₅, T₆₇= T₆∨ T₇,

T₀₃= T₀∨ T₁∨ T₂∨ T₃, T₄₇= T₄∨ T₅∨ T₆∨ T₇,

T₀₇= T₀∨ T₁∨ T₂∨ T₃∨ T₄∨T₅∨T₆∨ T₇

INH = T₀₇∨ DELAY(T₇, t_d)

요청신호의 개수가 n인 일반적인 경우의 각 논리식은 다음과 같다.

Rlu =단, 1=j2^ku=1+2^k-1, 0≤j≤n-1,

0≤k≤「log₂n」-1, 0≤1, u≤n-1‥‥‥‥‥‥‥‥‥‥‥‥(1)

YG₁=단, i=0,…, n-1,

m =「log₂n」-1, 1=「i/2^k」2^k, u=1+2^k-1‥‥‥‥‥‥‥‥‥(2)

G₁ INH∧YG₁단, i=0,…,n-1‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(3)

T₁ R₁∧YG₁단, i=0,…,n-1‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(4)

Tlu=단, i=j2^k, u=1+2^k-1, 0≤j≤n-1,

0≤k≤「log₂n」-1, 0≤1, u≤n-1‥‥‥‥‥‥‥‥‥‥(5)

INH=Tlu∨Delay(Tlu, t_d) 단, 1=0, u=n-1‥‥‥‥‥‥‥‥‥(6)

제 3 도는 중재모듈의 블록도이다. RS래치(7)는 우선순위를 기억하는 장치이며, RS래치(7)의 출력과 요청신호는[AND]게이트로 결합되므로 두 개의 요청신호가 동시에 입력될 경우에는 우선순위로 기억된 쪽을 승인한다. 입력논리회로(8)는 RS래치(7)를 구동하는 회로이며, 제 4 도는 공정한 중재를 하기 위한 입력논리의 연산표이다. 각 경우에 관한 설명은 다음과 같다.

① : 요청신호도 없고 승인도 없는 경우 : 불변

②, ③ : 단 하나의 요청신호가 있었는데 자원의 사용이 끝난 순간 : 우선 순위를 바꿈

④, ⑤ : 단 하난의 요청신호만 있는 경우 : 요청한 폭을 승인

⑥ : 두 개의 요청신호가 모두 있는데 그중 어느 한쪽이 자원을 사용중인 경우 : 불변

⑦, ⑧ : 두 개의 요청신호가 모두 있는데 그중 어느 한쪽의 자원사용이 끝났음 : 우선순위를 바꿈

여기에서 중재모듈의 요청신호는 두 개 이상의 요청신호를 포함할 수 있는데, 이 경우에는 자원의 사용이 끝나도 중재모듈의 요청신호는 계속 유효한 상태로 있게 된다.

제 4 도의 연산표로부터 S, R의 논리식을 유도하면 다음과 같다.

제 5 도는 이와 같이 하여 설계된 중재모듈의 논리회로도이다.

요청신호의 종료가 승인신호발생기(6)의 YG까지 이르는 경로에는 다음의 두가지가 있다.

첫 번째는 승인신호가 [Disable]되는 경우인데 이때의 신호전파경로는 요청신호발생기-중재모듈- YG신호 경로이며, 그 신호전파 시간은 식(1)(2)와 제 5 도에서 t_g(t_g는 게이트의 전파지연시간)이다. 두 번째는 승인신호가 [Enable]되는 경우인데 이때의 신호전파경로는 트리거신호발생기-중재모듈-YG신호경로이며, 그 신호전파시간은 식(2) (4)(5)와 제 5 도에서 8t_g이다. 이러한 신호전파경로의 차이로 인하여 각 중재모듈의 상태변화가 동시에 일어나지 않을 수 있으므로, 요청신호의 종료로부터 5t_g에서 8t_g의 과도상태에서는 [INH]로써 승인신호의 출력을 금지시킨다.

[INH]는 식(4)(5)(6)에서 요청신호의 종료로부터 4t_g에서 8t_g+ t_d사이에 발생되므로, 게이트 전파지연시간의 산포를 고려하면 t_d〉 0이어야 한다. 실험적으로 t_d= 2t_g가 적당하였다.

N개의 프로세서를 중재하기 위하여 n 개의 요청신호와 n개의 승인신호, 즉 2n개의 입출력신호가 필요한데, n이 크면 집적회로의 핀(pin)수의 제한 때문에 중재기 전체를 집적회로[IC]화 할 수 없게 된다. 따라서 n개의 프로세서를 몇 개의 블록으로 분할하여 집적회로화하고 이 집적회로들을 결합하여 전체 중재기를 구성하여야 한다.

제 6 도는 각각 8개의 요청신호를 중재할 수 있는 [IC]를 8개 결합하여 64개의 요청신호를 중재할 수 있는 중재기의 구성도이다. 각 [IC]가 n개의 요청을 중재한다면, [RR] 및 [TO]의 논리식은 각각 식(7), 식(8)과 같다. N개의 [TO] 출력이 하나의 [TI]입력에 들어가고, 그중 한 개 이상의 [TO]=1 이면 [TI] = 1 이 되어야 하므로 [TO]는 소위[wired-OR]가 되어야 한다.

RR =………………………………………………………(7)

TO = TI∨T_1U단, 1=0, u = n-1 ……………………………………(8)

이에 따라 식(3)(5)(6)은 각각 식(9)(10)(11)과 같이 된다.

G₁=GGINH∧YG₁단, i=0, …, n-1…………………………(9)

Tlu=단, 1=j2^k, u=1+2^k-1,

0≤j≤n-1, 0≤k≤「log₂n」-1, 0≤1, u≤n-1…………………(10)

INH=TO∨Delay(Tlu, t_d) 단, 1=0, u=n=1……………………………(11)

Claims

요청신호 R₀…R_n로써 중재모듈들에 대한 요청신호를 발생시키며 그 일반논리식이

단, 1=j2^ku=1+2^k-1, 0≤j≤n-1,

0≤k≤「log₂n」-1, 0≤1≤n-1‥‥‥‥‥‥‥‥‥‥‥‥‥(1)

인 요청신호발생기(4)와, 승인신호 YG₀…YG_n와 G₀…G_n을 발생시키며 그 일반논리식이,

단, 1=0,…, n-1,

m =「log₂n」-1, 1=「i/2^k」2^k, u=1+2^k-1‥‥‥‥‥‥(2)

인 승인신호발생기(6)와, 요청신호가 끝나는 순간부터 승인신호가 끝날때까지 일정한 길이의 펄스신호를 발생시키며 [R₀…R_n]와 신호[YG₀…YG_n]로써 트리거신호와 금지신호[INH]를 발생시키고, 트리거신호는 각 중재모듈들이 상황에 따라서 우선순위를 바꾸게 하고 금지신호는 중재모듈들이 변화하는 과도시간에 잘못된 승인신호가 출력되는 것을 방지하는 신호로서 트리거신호의 논리식과 금지신호의 일반논리식이,

G₁ INH∧YG₁단, i=0,…,n-1‥‥‥‥‥‥‥‥‥‥‥‥‥‥(3)

T₁ R₁∧YG₁단, i=0,…,n-1‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(4)

단, 1=j2^k, u=1+2^k-1, 0≤j≤n-1,,

0≤k≤「log₂n」-1, 0≤1, u≤n-1‥‥‥‥‥‥‥‥‥(5)

INH=Tlu∨Delay(Tlu, t_d) 단, 1=0, u=n=1‥‥‥‥‥‥‥‥(6)

이며 Delay(Tlu, t_d)는 신호 T를 시간 t_d만큼 지연시키는 신호를 발생하는 함수이며 t_d인 트리거신호발생기(5)와, 우선순위를 기억하는 RS래치(7)와, RS래치(7)의 출력과 요청신호는 [AND]게이트로 결합되며, RS래치(7)를 구동하는 회로인 입력논리회로(8)로 구성되고, S, R의 논리식이,

으로 구성되고 제 5 도와 같은 논리회로도를 가지는 중재모듈을 가지며 ; n 개의 프로세서를 몇 개의 블록으로 분할하여 집적회로화하고 이 집적회로들을 결합하여 전체 중재기를 구성하기 위하여, 각 [IC]가 n개의 요청을 중재한다면, [RR] 및 [TO]의 논리식이 각각,

TO = TI∨T_1U단, 1=0, u = n-1 ……………………………(8)

와 같으며,

이에 따라 식(3)(5)(6)은

G₁=GGINH∧YG₁단, i=0, …, n-1…………………(9)

Tlu=단, 1=j2^k, u=1+2^k-1,

0≤j≤n-1, 0≤k≤「log₂n」-1, 0≤1, u≤n-1…………(10)

INH=TO∨Delay(Tlu, t_d) 단, 1=0, u=n-1……………………(11)

로서 되며, N개의 [TO] 출력이 하나의 [TI]입력에 들어가고, 그중 한 개 이상의 [TO]=1 이면 [TI]=1 이 되어야 하기 때문에 [TO]는 [wired-OR]가 되어야 하는 것을 특징으로 하는 요청신호개수에 독립적인 중재시간의 중재기.