KR930007649B1

KR930007649B1 - Malfunction prevention circuit by noise

Info

Publication number: KR930007649B1
Application number: KR1019900022269A
Authority: KR
Inventors: 양형석; 신기호; 신명철
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-12-28
Filing date: 1990-12-28
Publication date: 1993-08-14
Anticipated expiration: 2010-12-28
Also published as: KR920013925A

Abstract

내용 없음.No content.

Description

Malfunction prevention circuit by noise

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 발명의 회로도.2 is a circuit diagram of the present invention.

제3도는 제1도, 제2의 카운터 부분의 구체적인 회로도.3 is a specific circuit diagram of the first and second counter parts.

제4도는 제3도를 제1,2도에 포함시켰을때의 각부파형도.4 is an angular waveform diagram when the third diagram is included in the first and second degrees.

제5도는 제2도의 각부파형도.5 is an angular waveform diagram of FIG.

제6도는 제2도의 개선회로도.6 is an improvement circuit diagram of FIG.

제7도는 제2도의 실시회로도.7 is a circuit diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 11 : 카운터 2, 2', 22, 22' : D플립플롭1, 11: Counter 2, 2 ', 22, 22': D flip flop

3, 3', 33, 33' : T플립플롭 4, 4', 44, 44' : 리셋트를 가진 T플립플롭3, 3 ', 33, 33': T flip flop 4, 4 ', 44, 44': T flip flop with reset

본 발명은 출력보호회로에 관한 것으로 특히 앞단의 잡음 성분이 출력에 미치는 영향을 감소시킬 수 있도록 구성된 잡음에 의한 오동작 방지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output protection circuit, and more particularly to a circuit for preventing malfunction due to noise, which is configured to reduce the influence of the preceding noise component on the output.

제1도는 종래의 회로도로서 원하는 출력(OUT2)의 파형이 입력 A의 토글(Toggle) 에 의해 나타나도록 구성된 것으로 만약 A값이 변화하게 되면 직접적으로 출력(OUT2)에 영향을 미치겠끔 되어 있어서 실제 IC에 사용하기에는 많은 문제점이 있다.FIG. 1 is a conventional circuit diagram in which a waveform of a desired output OUT2 is configured by a toggle of input A. If the value of A is changed, the output IC is directly influenced by the output IC. There are many problems with using it.

또한, 제3도는 제1도와 제2도의 카운터(counter) 부분에 대한 예로서, 제3도에서 A는 식(1)에서 확인할 수 있다.3 is an example of a counter portion of FIGS. 1 and 2, where A can be found in Equation (1).

A=Q_1B·Q₂·Q₃…………………………………………………………(1)A = Q _1B Q ₂ Q ₃ . … … … … … … … … … … … … … … … … … … … … … (One)

로, 카운터 값이 6이 되면 A의 값이 로우에서 하이로 트리거(triger)되어 한 클락(Clock)주기 만큼의 폭을 가지게 되는데 카운팅되는 값이 카운터를 이루는 플립플롭이 게이트 딜레이(gate delay)에 의해 제4도와 같은 카운팅 값을 가지게 되며 이 때문에 출력(OUT2)이 A의 그리츠(Glitch) 성분에 의해 변화함을 알 수 있다.When the counter value reaches 6, the value of A is triggered from low to high, so that it has a width of one clock period. The counted value of the flip-flop that forms the counter is applied to the gate delay. It has a counting value as shown in FIG. 4, and thus it can be seen that the output OUT2 is changed by the Glitch component of A.

본 발명은 그리츠(Glitch)와 같은 원하지 않는 성분에 의해 출력이 변화하는 것을 방지할 수 있도록 하는데 그 목적이 있다.It is an object of the present invention to prevent the output from being changed by unwanted components such as Glitch.

따라서, 잡음 성분에 대한 출력의 변화를 토글회로의 카운터 클락을 이용하여 막아주기 위해 T플립플롭을 사용하는 토글회로 대신에 익스클루시브 NOR게이트와 앤드게이트(낸드게이트+인버터) 및 D플립플롭으로 구성된 토글회로를 사용한 것으로 이하 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Therefore, instead of a toggle circuit that uses a T flip-flop to prevent a change in the output of the noise component by using a counter clock of the toggle circuit, use an exclusive NOR gate, an end gate (Nand gate + inverter), and a D flip flop. When the toggle circuit is configured to be described in detail by the accompanying drawings as follows.

제2도는 본 발명의 회로도로서, 익스클루시브 NOR게이트의 출력(D플립플롭의 D입력)을 DDT, D플립플롭의 클락신호를 DCK라 하고 D플립플롭의 출력을 OUT1, 출력을 DQB라 한다.2 is a circuit diagram of the present invention, wherein the output of the exclusive NOR gate (D input of the D flip-flop) is referred to as DDT, the clock signal of the D flip-flop is referred to as DCK, and the output of the D flip-flop is referred to as OUT1 and the output is referred to as DQB. .

제5도는 제2도의 각부 파형도로서, (1), (2) 부분은 각각 정상적인 신호(①,③)와 잡음성분(②,④)에 대한 각 신호들의 변화를 나타낸 것으로 (1) 부분은 출력(OUT2)이 처음 로우상태에서 하이 상태로, (2) 부분은 하이상태에서 로우상태로 바뀌는 과정이다.FIG. 5 is a waveform diagram of each part of FIG. 2, in which parts (1) and (2) show changes of signals for normal signals (①, ③) and noise components (②, ④), respectively. The output (OUT2) goes from the low state to the high state, and (2) is the process of changing from the high state to the low state.

먼저, 제5도의 (1)의 ①부분에 대해 설명하면, 클락의 폴링엣지(falling edge)에서 A가 로우에서 하이가 되면 DQB와 A에 의해 DDT는 하이가 되고 클락이 하이가되면 DCK 역시 하이가 된다. 이후 다음 클락의 폴리엣지(falling edge)에서 DCK가 하이에서 로우로 바뀌어 하이 상태일때의 DDT값 즉, 하이를 출력(OUT1)으로 출력함으로써 출력(OUT1)은 로우에서 하이로 토글(toggle)하게 된다.First, in the part 1 of Fig. 5 (1), when A goes high from the falling edge of the clock, the DDT goes high by DQB and A, and when the clock goes high, DCK also goes high. Becomes After that, at the falling edge of the next clock, DCK changes from high to low and outputs the DDT value when high, that is, high to output OUT1, so that output OUT1 toggles from low to high. .

또한, 제5도의 (2)의 ③부분은 출력(OUT1)이 하이상태일때 A가 로우에서 하이가 되면 DDT는 하이에서 로우가 되고 DCK는 상기한 바와같이 로우에서 하이로 다시 로우로 변하여 출력(OUT1)를 로우에서 하이로 토글(toggle)시키게 된다.Also, the part 3 in Fig. 5 (2) shows that when A goes low from high when the output OUT1 is high, the DDT goes from high to low, and the DCK goes from low to high again as described above. Toggle OUT1) from low to high.

상기와 같은 정상적인 파형 이외 제5도 (1)의 ②와 (2)의 ④부분과 같은 잡음성분이 입력되었을 때는 DDT와 DCK가 변화할때 지연시간의 차이, 즉, 익스클루시브 NOR게이트와 앤드게이트(낸드게이트+인버터)의 게이트 딜레이 차이를 이용하여 DCK가 DDT보다 조금 지연되게 나타나게 되면 D플립플롭이 잡음에 의해 오동작을 하는 것을 방지할 수 있다.When noise components such as ② and (2) of FIG. 5 (1) are input in addition to the normal waveform as described above, the difference in delay time when the DDT and DCK change, that is, the exclusive NOR gate and end By using the gate delay difference between the gates (NAND gates and inverters), if the DCK appears slightly delayed from the DDT, the D flip-flop can be prevented from malfunctioning due to noise.

제5도의 (1)의 ②부분에 대해 보다 상세히 설명하면, 클락이 하이상태일때 A가 잡음성분에 의해 로우에서 하이 다시 로우의 상태로, 변화하게 되면 DDT는 하이에서 로우 다시 하이로, DCK는 로우에서 하이 다시 로우가 되는데 익스클루시브 NOR게이트의 지연시간 보다 앤드 게이트의 지연시간을 더 크게 하면 DDT가 DCK보다 먼저 변화한다.In detail, the part 2 in (1) of FIG. 5 shows that when the clock is in a high state, A changes from low to high again by a noise component, and when the DDT changes from high to low again, DCK From low to high again, if the AND gate delay is greater than the exclusive NOR gate delay, the DDT changes before DCK.

DCK가 하이에서 로우로 변화하기 전에 DDT가 로우에서 하이로 즉, 제자리로 돌아가 있으므로 출력에는 아무 변화가 없게 된다. 한편, 제2도의 발명회로에서 D플립플롭의 클락신호를 발생시킬때 제6도와 같이 인버터를 2개 더 삽입한 것을 사용하면 상기한 지연시간의 차이를 좀더 크게 할 수 있다.There is no change in the output since the DDT goes from low to high, or in place, before DCK goes high to low. On the other hand, when generating the clock signal of the D flip-flop in the invention circuit of FIG. 2, by using two more inverters as shown in FIG. 6, the difference in the delay time can be made larger.

또한, 제7도는 상기한 본 발명의 실시예를 나타낸 것으로, D플립플롭(22)의 출력 B는 10분주된 신호이고 D플립플롭(22')의 출력 C는 B에 의해 토글(toggle)하는 듀티(duty) 50 : 50의 20분주된 신호이다. 카운터의 크리츠(Glitch)는 카운터 값이 변화하는 순간에 나타나게 되므로 보통의 분극기에서는 제7도의 D플립플롭(22)과 같은 보호장치를 하여 사용한다.7 shows an embodiment of the present invention described above, in which the output B of the D flip-flop 22 is a 10-divided signal and the output C of the D flip-flop 22 'is toggled by B. Duty 50: A 50 divided signal of 50. Since the glit of the counter appears at the moment when the counter value changes, a normal polarizer is used with a protection device such as the D flip flop 22 of FIG.

여기서 D플립플롭(22)의 역할은 출력 B를 클락의 반주기 만큼 지연시켜 카운터 값이 안정되었을때 분주신호(B)를 출력시키는 것인데 이미 안정된 신호에 대해 본 발명 회로를 사용, 이중의 보호 장치를 한 것은 제1도와 같이 직전 T플립플롭의 클락단에 B를 입력시키게 되면 그리츠(Glitch) 이외의 언제라도 발생할 수 있는 잡음성분에 대해 출력이 민감하게 반응하여 회로가 오동작을 하게 되기 때문이다. 여기서, B가 출력되는 분주기는 일반적인 것이고 C가 출력되는 토글회로는 상기한 설명과 같다.The role of the D flip-flop (22) is to delay the output B by a half cycle of the clock to output the divided signal (B) when the counter value is stabilized. One reason is that if B is input to the clock stage of the previous T flip-flop, as shown in Fig. 1, the output is sensitive to noise components that may occur at any time other than Glitch, causing the circuit to malfunction. Here, the divider outputting B is general and the toggle circuit outputting C is as described above.

이상과 같이 하여 잡음성분에 의해 토글회로가 동작하는 것을 방지하여 원하는 신호에 의해서만 출력이 토글 되도록 할 수 있게 한 것이다.As described above, the toggle circuit is prevented from operating by the noise component so that the output can be toggled only by the desired signal.

Claims

In a circuit composed of a counter (1) and a NAND gate and an inverter, a circuit composed of a D flip-flop (2) and an exclusive NOR gate, a NAND gate and an inverter is connected to prevent the circuit from being operated by a noise component. Noise preventing malfunction circuit, characterized in that the output is configured to toggle only by a signal.

2. The NAND gate and the inverter serve as an AND gate, and an injection force signal and a clock signal at the front end thereof are inputted to the clock terminal of the D flip-flop 2 through the AND gate, and the inverted output of the D flip flop. And an injection force signal is input to an exclusive NOR gate and its output is connected to a data input terminal of a D flip-flop.

The malfunction of noise according to claim 2, wherein a signal input to the clock end of the D flip-flop is delayed by a NAND gate and an inverter connected to the clock end of the D flip-flop, rather than the exit of the exclusive NOR gate. Prevention circuit.