KR930005387Y1

KR930005387Y1 - The first input determination circuit

Info

Publication number: KR930005387Y1
Application number: KR2019900017139U
Authority: KR
Inventors: 차형훈
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-11-09
Filing date: 1990-11-09
Publication date: 1993-08-16
Anticipated expiration: 2000-11-09
Also published as: KR920010630U

Abstract

내용 없음.No content.

Description

Initial input discrimination circuit

제1도는 종래의 최초입력 판별회로도.1 is a conventional first input discrimination circuit diagram.

제2도는 제1도의 타이밍도.2 is a timing diagram of FIG.

제3도는 본 고안의 최초입력 판별회로도.3 is an initial input discrimination circuit diagram of the present invention.

제4도는 제3도의 타이밍도.4 is a timing diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1-9 : 플립플롭 ND1-ND9 : 낸드게이트1-9: flip-flop ND1-ND9: NAND gate

NR1, NR2 : 노아게이트 I1-I6 : 인버터NR1, NR2: Noah gate I1-I6: Inverter

본 고안은 최우선 입력을 판별하는 회로에 관한 것으로, 특히 최소한의 게이트를 사용하여 소자의 수에따른 비용을 줄일 뿐만아니라 지연시간을 단축시키는 최초입력 판별회로에 관한 것이다.The present invention relates to a circuit for discriminating the highest priority input, and more particularly to an initial input discrimination circuit that reduces the cost according to the number of devices by using the minimum gates as well as the delay time.

일반적으로 사용되고 있는 종래의 회로는 제1도에 도시한 바와 같이 리세트(RESET) 신호를 인버터(I1)를 통하여 플립플롭(1-4)의 클리어단자(CL)에 인가함과 아울러 입력신호(A-D)와 함께 낸드게이트(ND1-ND4) 및 인버터(I2-I5)를 거쳐서 플립플롭(1-4)의 입력단자(D)에 인가하고 상기 입력신호(A-D)는 리세트(RESET) 신호와 함께 노아게이트(NR1,NR2)로 구성한 플립플롭(5)에 입력하고 그 출력에 낸드게이트(ND5) 및 인버터(I6)에 의하여 플립플롭(1-4)의 인에이블단자(G)에 접속하였다.The conventional circuit generally used applies a reset signal to the clear terminal CL of the flip-flop 1-4 through the inverter I1 as shown in FIG. AD is applied to the input terminal D of the flip-flop 1-4 through the NAND gates ND1-ND4 and the inverters I2-I5, and the input signal AD is connected to the reset signal. It was input to the flip-flop 5 composed of the noah gates NR1 and NR2, and connected to the enable terminal G of the flip-flop 1-4 by the NAND gate ND5 and the inverter I6 at the output thereof. .

이와 같이 구성한 종래의 회로는 최초에 플립플롭(1-4)의 상태가 임의의 값을 가질때에 제2도와 같이 임의의 시간(t1)에서 리세트(RESET)단자에 하이의 펄스를 가하면 이 신호는 인버터(I1)에서 반전이 된 다음 플립플롭(1-4)의 클리어단자(CL)에 가해져서 상기 플립플롭(1-4)의 모두 출력(Q1-Q4)을 모두 로우로 만들며 이때 플립플롭(5)의 출력(Q5)은 하이가 되어 낸드게이트(ND5) 및 인버터(I6)를 통하여 플립플롭(1-4)을 인에이블(enable) 시켜서 입력(A-D)을 받아들일 수 있는 상태가 되게한다. 한편 임의의 입력(A-D)중 어느하나("A")에 하이의 펄스가 들어오면 이 신호는 낸드게이트("ND1") 및 인버터("I2")를 거쳐서 플립플롭("1")의 입력에 인가되어 클리어되어 있던 출력("Q1")을 하이로 세트함과 동시에 플리플롭(5)의 출력(Q5)을 리세트시키며, 이때 상기 플립플롭(5)의 출력(Q5)은 다시 낸드게이트(ND5) 및 인버터(I6)을 거쳐서 모든 플립플롭(1-4)의 인에이블(enable)단자(G)에 로우신호를 인가하여 상기 플립플롭(1-4)을 디스에이블(disable)시킴으로써 그후에 들어오는 입력이 로드되지 못하도록 한다. 한편 상기 플립플롭(1-4)을 다시 가동하기 위해서는 제2도의 t2에서와 같이 리세트(RESET)펄스를 다시 인가하여야 하며 이때에는 이상에서 설명한 바와 같은 과정에 의하여 모든 플립플롭(1-4)이 로우트 리세트됨과 동시에 인에이블(enable)되어 다음에 최초로 들어오는("B")에 대하여 대응하는 플립플롭("2")의 출력("Q2")을 하이로 만들고 나서 모든 플립플롭(1-4)을 디스에이블(disable) 시킴으로써 최초의 입력에 대한 출력만을 내게된다.In the conventional circuit configured as described above, when the state of the flip-flop 1-4 has an arbitrary value, the high pulse is applied to the reset terminal at an arbitrary time t1 as shown in FIG. Is inverted in the inverter I1 and then applied to the clear terminal CL of the flip-flop 1-4 to make all the outputs Q1-Q4 of the flip-flop 1-4 low. The output Q5 of (5) becomes high to enable the flip-flop 1-4 through the NAND gate ND5 and the inverter I6 so as to be able to accept the input AD. do. On the other hand, when a high pulse is input to any of the inputs AD ("A"), this signal is input to the flip-flop ("1") via the NAND gate "ND1" and the inverter "I2". The output " Q1 " applied to and set to " Q1 " is set high, and the output Q5 of the flip-flop 5 is reset. At this time, the output Q5 of the flip-flop 5 is again NAND gate. The flip-flop 1-4 is then disabled by applying a low signal to the enable terminal G of all flip-flops 1-4 via ND5 and inverter I6. Prevent incoming input from loading. On the other hand, in order to operate the flip-flop 1-4 again, as shown in t2 of FIG. 2, a reset pulse must be applied again. In this case, all of the flip-flop 1-4 are processed by the process described above. This low reset is enabled and enabled at the same time as the next first incoming ("B") to make the output ("Q2") of the corresponding flip-flop ("2") high and then all flip-flops (1). By disabling -4), only the output for the first input is issued.

그러나 이와 같은 종래의 회로는 많은 수의 논리수자를 채용하고 있어서 비용은 물론 신호에 대한 응답의 지연시간이 길어지는 단점이 있었다.However, such a conventional circuit employs a large number of logical numbers, so that the cost and the delay time of the response to the signal are long.

따라서 이와 같은 종래회로의 결함을 감안하여 본 고안은 비교적 적은수의 게이트를 사용하여 똑같은 기능이 수행되도록 하였으며 이의 구성을 제3도를 통해 설명하면 다음과 같다.Therefore, in view of the deficiencies of the conventional circuit, the present invention is designed to perform the same function using a relatively small number of gates. The configuration thereof will be described with reference to FIG.

각각의 입력(ain-din)은 낸드게이트(ND6-ND9)을 거쳐서 또다른 낸드게이트로 구성되는 플립플롭(6-9)의 세트입력단자(S)에 인가하여 상기 플립플롭(6-9)의 각 출력(Q6-Q9)은 자신의 입력신호가 인가되는 게이트를 제외한 나머지 낸드게이트(ND6-ND9)의 입력에 인가하는데, 예를 들어 입력(ain)에 대응하는 출력(Q6)의 경우 입력(ain)이 인가되는 낸드게이트(ND6)를 제외한 나머지 낸드게이트(ND7-ND9)의 입력에 상기 출력(Q6) 단자를 접속하고 출력(Q7)은 낸드게이트(ND6,ND8,ND9)의 입력에 인가하여 나머지의 출력(Q8,Q9) 단자에 대하여도 상기와 똑같은 방식으로 낸드게이트(ND6,ND9)에 접속한다.Each input (ain-din) is applied to the set input terminal (S) of the flip-flop (6-9) consisting of another NAND gate via the NAND gate (ND6-ND9) to the flip-flop (6-9) Each output Q6-Q9 of is applied to the inputs of the NAND gates ND6-ND9 except for the gate to which its input signal is applied. For example, the output Q6-Q9 corresponds to the input Q6 corresponding to the input. The output Q6 terminal is connected to the inputs of the remaining NAND gates ND7 to ND9 except for the NAND gate ND6 to which the (ain) is applied, and the output Q7 is connected to the inputs of the NAND gates ND6, ND8 and ND9. And the remaining output Q8 and Q9 terminals are connected to the NAND gates ND6 and ND9 in the same manner as described above.

한편 리세트 신호(RESET)는 상기 플립플롭(6-9)의 리세트단자(R)에 각각 인가한다.The reset signal RESET is applied to the reset terminal R of the flip-flop 6-9, respectively.

이와 같은 본 고안의 회로구성에 대하여 그 동작 및 작용효과를 제3도 및 제4도에 의해 상세히 설명하면 다음과 같다.The operation and the effects of the circuit configuration of the present invention will be described in detail with reference to FIGS. 3 and 4 as follows.

먼저 본 고안의 회로에 리세트신호(RESET)가 인가되면 임의의 값을 가지고 있던 플립플롭(6-9)의 모든 반전출력단자(Q6-Q9)는 하이가 되어 입력신호(ain-din)와 함께 낸드게이트(ND6-ND9)에 인가되나 리세트 동작이 일어나는 시점(T1)에서 입력신호(ain-din)는 모두 로우를 유지하므로 상기 낸드게이트(ND6-ND9)는 모두 하이를 출력하게 되며 이 신호는 플립플롭(6-9)의 세트단자(S)에 가해져서 상기 플립플롭(6-9)의 출력(Q6-Q9)을 모두 리세트시킨다.First, when the reset signal RESET is applied to the circuit of the present invention, all of the inverting output terminals Q6-Q9 of the flip-flop 6-9 having a random value become high, and the input signal (ain-din) Although the NAND gates ND6-ND9 are applied together, the input signals ain-din are kept low at the time T1 at which the reset operation occurs. Therefore, the NAND gates ND6-ND9 output high. The signal is applied to the set terminal S of the flip-flop 6-9 to reset all the outputs Q6-Q9 of the flip-flop 6-9.

한편, 입력단자(ain-din) 중 임의의 단자("ain")에 하이의 펄스가 인가되면 상기 신호("ain")를 입력으로 하는 낸드게이트("ND6")는 이미 리세트동작에 의하여 하이가 된 플립플롭("7-9")의 모든 반전출력("Q7-Q9")과 함께 입력에서 하이가 인가되므로 상기 낸드게이트("ND6")는 로우를 출력하게 되며 이 신호는 플립플롭("6")에 대하여 세트신호가 되므로 상기 플립플롭("6")의 출력("Q6")은 하이가 됨에 동시에 그 반전출력단자("Q6") 는 로우가 되어 다른 입력신호("bin-din")와 함께 낸드게이트("ND7-ND9")에 인가되므로 상기 낸드게이트("ND7-ND9")는 하이로 고정되고 따라서 나중에 인가되는 모든 입력신호("bin-din")에 대하여 상기 낸드게이트("ND7-ND9")의 출력은 변함이 없게된다.On the other hand, when a high pulse is applied to an arbitrary terminal "ain" of the input terminals (ain-din), the NAND gate "ND6" which inputs the signal "ain" is already reset by the reset operation. The NAND gate "ND6" outputs a low because the input is applied high with all inverted outputs ("Q7-Q9") of the flip-flop ("7-9") that are high, and this signal is flip-flop. Since the set signal is set for ("6"), the output ("Q6") of the flip-flop ("6") becomes high while the inverted output terminal ("Q6") becomes low, and the other input signal ("bin"). -din " together with the NAND gate " ND7-ND9 ", so that the NAND gate " ND7-ND9 " is fixed high, and thus for all input signals " bin-din " The outputs of the NAND gates "ND7-ND9" remain unchanged.

이와 같이 본 고안은 소수의 게이트를 사용하여 최초의 입력에 의해 대응하는 플립플롭의 반전출력(Q6-Q9)이 로우로 변할때에 이 신호를 다른 모든 입력신호와 함께 낸드게이트(ND6-ND9)에 인가하여 상기 낸드게이트(Q6-Q9)의 출력을 하이로 고정함으로써 그 이후의 입력에 대하여 플립플롭(6-9)의 출력이 변하지 않도록 하여 최초의 입력신호를 판정함과 동시에 게이트수의 감소에 의한 비용의 절약 및 소자의 지연시간을 단축시키는 효과가 있다.As such, the present invention uses a small number of gates when the inverting output (Q6-Q9) of the corresponding flip-flop is turned low by the first input to the NAND gate (ND6-ND9) along with all other input signals. The output of the NAND gates Q6-Q9 is fixed to high so that the output of the flip-flop 6-9 does not change with respect to subsequent inputs, thereby determining the first input signal and simultaneously reducing the number of gates. There is an effect of saving the cost and shortening the delay time of the device.

Claims

In a circuit for determining the first input using a plurality of logic elements, each input signal (ain-din) is applied to the set terminal (S) of the flip-flop (6-9) by the NAND gates (ND6-ND9). The inverting output terminals Q6-Q9 of the flip-flop 6-9 are respectively connected to inputs of the non-nAND gates ND6-ND9, and the reset signal RESET is connected to each flip-flop 6, respectively. An initial input discrimination circuit configured by applying to the reset terminal R of -9).