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KR920010436B1 - 게이트 어레이(gate array) - Google Patents

게이트 어레이(gate array) Download PDF

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KR920010436B1
KR920010436B1 KR1019890011807A KR890011807A KR920010436B1 KR 920010436 B1 KR920010436 B1 KR 920010436B1 KR 1019890011807 A KR1019890011807 A KR 1019890011807A KR 890011807 A KR890011807 A KR 890011807A KR 920010436 B1 KR920010436 B1 KR 920010436B1
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KR
South Korea
Prior art keywords
wiring
channel
gate
cell
gate array
Prior art date
Application number
KR1019890011807A
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English (en)
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KR900004014A (ko
Inventor
요시히로 오쿠노
요우이찌 구라미쯔
Original Assignee
미쯔비시뎅끼 가부시끼가이샤
시기 모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쯔비시뎅끼 가부시끼가이샤, 시기 모리야 filed Critical 미쯔비시뎅끼 가부시끼가이샤
Publication of KR900004014A publication Critical patent/KR900004014A/ko
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Publication of KR920010436B1 publication Critical patent/KR920010436B1/ko

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    • H10D84/903—Masterslice integrated circuits comprising field effect technology
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Abstract

내용 없음.

Description

게이트 어레이(gate array)
제1도는 이 발명에 관한 게이트 아이소레이션(gate isolation)을 사용한 SOG 방식의 마스터칩(master chip)를 표시하는 평면도.
제2a도는 게이트 아이소레이션을 사용한 SOG 방식의 마스터칩 상에 3NAND 게이트의 회로를 구성한 경우의 마스크 패턴(mask patterm)도.
제2b도는 제2a도의 ⅡB-ⅡB선으로 표시하는 부분의 단면도.
제2c도는 제2a도의 ⅡC-ⅡC선으로 표시하는 부분의 단면도.
제3도는 논리회로가 구성된 SOG의 실제의 레이아웃패턴을 매트로(macro)적으로 본 평면도.
제4도는 제1도의 Ⅳ로 표시한 부분에 배선을 한 경우의 확대도.
제5도는 종래의 SOG방식으로 배선한 경우와 본 발명에 의한 배선방식을 사용한 경우와의 배선 채널 영역의 사용 효율의 차를 표시하는 도면.
제6도는 산화막 분리방식의 게이트 어레이의 이 발명을 적용한 경우의 평면도.
제7a도는 필드(field)산화막법을 사용한 경우의 각 게이트의 분리상태를 표시하는 평면도.
제7b도는 제7a도의 ⅦB-ⅦB선으로 표시한 부분의 단면도.
제8a도는 게이트 아이소레이션된 게이트 어레이의 평면도.
제8b도는 제8a도의 ⅧB-ⅧB선으로 표시하는 부분의 단면도.
제9도는 종래의 게이트 어래이칩의 마스터 칩을 표시하는 도면.
제10도는 SOG 방식 게이트 어레이를 표시하는 평면도.
제11a도는 3NAND 회로의 기호를 표시하는 도면.
제11b도는 3NAND 회로의 등가회로도.
제12a도는 3NAND 회로를 게이트 어레이 상에 구성한 경우의 평면도.
제12b도는 제12a도의 XIIB-XIIB선으로 표시하는 부분의 단면도.
제12c도는 제12a도의 XIIC-XIIC선으로 표시하는 부분의 단면도.
제13도는 제12a에 표시한 것과 같은 논리회로가 구성된 SOG의 실제의 레이아웃 패턴을 매트로 적으로 본 평면도.
제14도는 제10도 중에서 ⅩⅣ로 표시한 부분의 확대 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : P형 소스ㆍ드레인 영역
3 : N형 소스ㆍ드레인 영역 4 : MOS 트랜지스터의 게이트
5 : Vpp라인 6 : GND 전원라인
7 : 채널 트랜지스터 8 : N채널 트랜지스터
9 : 기손셀 10 : 게이트 콘택트
11 : 기본셀 열 12 : 배선 채널대가 되는 필드 산화막
13 : 논리셀 영역 14 : 입출력 버퍼 및 패드(pad)영역
15 : 분리게이트 16 : 제1층 금속 배선층
17 : 제2층 금속 배선층 18 : 금속배선간 스루홀
19 : 소스ㆍ드래인 콘택트 20 : 논리셀 열
21 : 배선 채널대 22 : P웰
23 : N웰 24 : 분리 산화막
25 : 마스터칩 27 : 패시베이션막
28 : 층간막 29 :게이트 산화막
31 : 필드 산화막
32 :게이트와 제1층 금속 배선층과 콘택트 더욱, 도면중 동일부호는 동일 또는 상당부분을 표시한다.
이 발명은 게이트 어레이에 관한 것이고, 특히 논리셀과 배선의 배열에 관한 것이다.
게이트 어레이는 LSI칩(chip)상에서 기본셀 이라고 불리는 게이트가 정연하고 규칙적(어레이상)으로 배열된 것이고, 커스텀(cuatom)LSI의 설계, 개발, 제조공정을 대폭으로 표준화 하는 것에 의해 CAD를 최대한으로 활용하여 설계하고, 세미카스텀화한 수단으로 제조되는 LSI이다.
게이트 어레이는 플카스텀 LSI에 비해 칩사이즈가 증가함에도 불구하고, 개발기간이나 제조코스트를 삭감하는 것이 가능하게 되기 때문에, 1970년대 초기의 실요화 이후, 보다 고성능 고기능 때문에의 개량, 개발이 계속되고 있다.
게이트 어레이는 플카스텀 LSI에 비해 칩사이즈가 증가함에도 불구하고, 개발기간이나 제조코스트를 삭감하는 것이 가능하게 되기 때문에 1970년대 초기의 실요화 이후, 보다 고성능 고기능 때문에의 개량, 개발이 계속되고 있다.
게이트 어레이의 고성능화, 특히 고집적화의 수법으로서 다음의 것이 있다.
(a) 패턴(pattern)의 미세화
(b) 칩 아키텍츄어(chip architecture)(기본셀의 배열 방법 및 배선영역의 잡는 방법)의 개량
(c) 미세화는 다이너믹 메모리(dynamic memory)를 우선으로 하고, LSI의 고집적화를 보통수단으로 하기 때문에 여기서는 상세한 설명은 생략한다.
(d) 칩 아키텍츄어는 게이트 어레이 특유의 항목이고, CMOS 게이트 어레이를 구체예를 들면 주요 방법으로서 다음의 것이 있다.
(b-1) 게이트 아이소레이션
(b-2) 게이트 부설방식에 의한 게이트 어레이
(b-1) 게이트 아이소이션은, 트랜지스터 분이 방식에 관한 것이다.
제7a도는 매우 일반적인 트랜지스터 분리방법인 필드 산화막법을 사용한 경우의 각 게이트의 분리 상태를 표시하는 평면도이고, 제7b도는 제7a도의 ⅦB-ⅦB선으로 표시한 부분의 단면도이다.
제7a도, 제7b도를 참조하여, 종래의 필드 산호막을 사용한 게이트 어레이는, 트랜지스터 분리용 필드 산화막(31)과, P형 소스ㆍ드레인 영역(3)과, MOS 트랜지스터의 게이트(4)와 VGG라인 (5), GND 전원라인(6), P채널 트랜지스터(7)와, N채널 트랜지스터(8)를 포함한다.
시스템의 회로를 설계할때의 요소가 되는 기본셀(베이직셀(basic cell))은, 2조의 P채널 트랜지스터와 N채널 트랜지스터로 구성된다.
이들의 트랜지스터는 필드 산화막(31)으로 분리되어 있기 때문에, 이 방식은 이화의 결점을 가지고 있다.
(가) 2조의 P채널 트랜지스터와 N채널 트랜지스터로 기본셀이 구성되기 때문에, 기본셀의 크기가 고정된다.
(나) 제7b도에 표시한 것과 같이, 필드 산화막의 양단에 버드피크(33)가 생겨, 그 결과 셀 간거리가 넓혀진다.
이결점을 극복하기 위해 게이트 아이소레이션이 발명되었다. 게이트 아이소레이션이란 동일 도전형식의 채널을 가지는 트랜지스터간은 필드 산화막으로 분리되지 않는 방식을 말한다.
제8a도는 게이트ㆍ아이소레이션된 게이트 어레이의 평면도이고, 제8b도는 제8a도의 ⅧB-ⅧB선으로 표시하는 부분의 단면도이다.
제8a도, 제8b도에 표시한 것과 같이, P형 소스ㆍ드레인 확산영역(2)과, N소스ㆍ드레인 확산영역(3)은 필드 산화막 없이 대상(帶狀)으로 형성된다.
따라서, 트랜지스터열(어레이)상의 구조로 되어있다. 게이트 아이소레이션 방식의 기본셀(9)은 제8도에 점선을 표시한 것과 같이, 1조의 P채널 트랜지스터와 N채널 트랜지스터를 포함한다.
트랜지스터간의 분리는 P채널 트랜지스터에서는 게이트(4)를 게이트 콘택트(10)에 의해 VGG레벨에 고정하고 N채널 트랜지스터에서는 게이트(4)를 CND 레벨에 게이트 콘택트(10′)에 의해 고정하는 것에 의해 실현된다.
이 방식에 의해 산화막 분리방식에 비해 집적도 향상이 달성되었다. 더욱, 이 내용에 대해서는 1.0 hkura, “Gate Isolation-A Novel Basic Cell Configuration for CMOS Gate Array, ”CICC 82, pp307-310, 1982에 기재되어 있다.
이후, 도면에 있어 X축 방향(동일 도전형식의 채널이 연속하고 있는 방향)을 기본셀의 채널 장방향(長方向)으로 칭하고, Y축 방향(게이트가 연속하여 배치되어 있는 방향)을 기본셀의 채널폭 방향이라 칭한다.
(b-2) 게이트 전면 부설하는 게이트 어레이의 제2세대라고 말할수 있는 것이다.
제9도는 종래의 게이트 어레이칩의 마스터칩도를 표시하고 있다.
도면에 있어, 종래의 게이트 어레이칩은 기본셀(9)이 배열된 기분셀 열(11)과, 논리셀간 배선 채널대로서 사용되는 필드 산화막(12)과 입출력 버퍼 및 패드영역(14)을 포함한다.
배선 채널영역으로서 사용되는 필드 산화막(12)의 폭은 레이아웃CAD)가 계산기에 의해 임의의 회로 설계가 될수 있도록 수본에서 수10본의 배선트랙(track)이 가능한 폭에 설정되어 있다.
게이트 어레이로 효율좋게 배치배선하기 위해 발명된 것이 게이트 전면부설 게이트 어레이(이하 SOG-Sea of Gate로 약한다.)이고, 제10도에 그 평면도를 표시한다.
제9도와 비해, 필드 산화막(12)이 있었던 영역에도 기본셀 열(11)이 전면에 부설되어 있다. 그 이외의 부분은 제9도의 경우와 동일하다. 그의 상세는 H. Fukuda, “A CMOS Pair-Transistor Array Masterslice”, Digest of VLSI Symposium 82, pp16-17, 1982에 기재되어 있다.
더욱 제10도에 표시하는 것과같이, 미리 복수의 PMOS, NMOS 트랜지스터가 형성된 반도체 기판을 마스터칩(master chip)이라 한다.
제11a도는 3NAND 회로를 표시하는 기호이고, 제11b도는 3NAND 회로의 등가 회로도이다.
제11b도 중의 참조부호는 제12a도의 참조부호에 대응하고 있다.
제12a도는, 제11b도에 표시한 3NAND 회로를 게이트 어레이 상에 구성한 경우의 평면도이다.
제12b도는, 제12a도의 XIIB-XIIB선으로 표시하는 부분의 단면도이고, 제12c도는 제12a도의 XIIC-VIIC선으로 표시하는 부분의 단면도이다.
제12a도, 제12b도, 제12v도를 참조하여 3NAND 회로는, 논리셀 열(20)상에서 분리 게이트(15)로 분리된 영역상에 형성된다.
제12a도를 참조하여, 3NAND 회로는 직렬 접속된 3개의 N채널 MOS 트랜지스터(53A,53B,53C)와 병렬 접속된 3개의 P채널 MOS 트랜지스터(56A, 56B,56C)를 포함한다.
병렬 접속된 3개의 P채널 MOS트랜지스터(56A,56B,56C)는 콘택트(19)를 통하여 VGG선(5)에 접속되어 직렬 접속된 3개의 N채널 MOS 트랜지스터(53A,53B,53C)는 콘택트(19)를 통하여 GND선(6)에 접속되어 있다.
입력신호(A)(제11a도, 제11b도 참조) 는 배선(51A,52A,58A)을 경유하여 N채널 MOS 트랜지스터(53A)와 P채널 MOS트랜지스터(56A)의 게이트에 인가된다.
동일하게 입력신호(B)는 배선(51B,52B)를 경유하여 N채널 MOS트랜지스터(53C)와 P채널 MOS트랜지스터(56C)의 게이트에 인가된다.
N채널 MOS트랜지스터(53A)의 소스영역은 제12b도에 표시하는 것과 같이 콘택트(55), 배선(57)을 통하여 출력신호선(59,60)에 접속된다.
3개의 P채널 MOS트랜지스터(56A,56B,56C)의 드레인 영역(2)은 콘택트(57)를 통하여 출력신호 (59,60)에 접속된다.
더욱 제12a도에 있어 점으로 표시한 배선은 제1층째의 배선을 표시하고 사전으로 표시한 배선은 제2층째의 배선을 표시한다.
도면에 있어서 기본 셀열(9)은 회로를 조립하기 위해서의 논리셀열(20)로서 또한 놀리셀간 배선 때문에의 배선채널대(21)로서 사용되고 있다. 그래서 제9도에 표시한 종래의 게이트어레이에 있어서는 산화막상의 배선채널대(12)에 부설할 수가 있는 배선트랙 본수는 모든 채널에 반드시 동수일 필요는 없다.
따라서 트랙본수로 결선할 수 있는 범위에서 기본셀열이 논리셀로소 사용되는 것이 가능하다. 제13도는 제12a도에 표시한 것과 같은 논리회로가 구성된 SOG의 실제의 레이아웃 패턴을 매크로적으로 본 평면도이다.
도면중 우축하양의 사선을 친 영역은 논리셀 영역(13)을 4각 기호(18)는 금속배선용 스루홀을 X축 방향에 평행한 직선(16)은 제1층 금속배선층을 Y축 방향에 평행한 직선(17)은 제2층 금속배선층을 표시한다.]
전면에 부설된 기본셀열(11)중, 복수의 기본셀열이 논리셀열(20)로서 사용되어 논리셀열로서 사용한 기본 셀열내의 기본셀(9)이 논리셀로서 사용되어 이들 논리셀간 배선에 필요한 트랜본수를 확보하기 위해 논리셀열(20)의 상하에 존재하는 기본셀열(11)이 배선채널대(21)로서 사용된다.
따라서 SOG에서는 레이아웃 CAP에 대한 자유도가 증대한다.
이것에 의해 제9도에 표시하는 게이트 어레이와 비교하여 집적도가 향상한다. 그러나 1열의 배선채널대에 수용할 수 없는 배선트랙이 한줄이라도 있으면 그 한줄의 배선트랙 때문에 다른 배선채널대(21)가 1개 필요하게 된다.
따라서 전과 다름없이 낭비가 발생한다. 이 결점을 극복하는 수단으로서 기본셀의 채널폭방향의 길이를 작게하는 방법이 고안되었다.
SOG에서는 상기와 같은 기본셀열(11)이 배선채널대(21)에도 사용되기 때문에 기본셀열 부근의 배선 트랙수가 30줄의 경우 배선 채널대는 30트랙마다에(이하 이것을 트랙피치라 칭한다.) 변화하게 할 수 있다.
예를들면 어떤 배선채널대(21)에 32줄의 트럭배선이 필요한 경우 2개의 기본셀열(11)이 배선채널대(21)로서 이용되나 트랙사용율은 32/60 로서 매우 사용 효율이 나쁘다.
그래서 기본셀열 부근의 트랙수를 30줄에서 20줄로 작게하면 트랙피치는 20으로 감해져 트랙사용율이 32/40으로 개선된다.
강시 게이트 어레이 SOG나 스탠더드셀은 수백종류의 밀 부설한 회로군(셀 라이브러리)중에서 필요한 논리셀을 짜맞추어서 시스템을 구성하고 있다.
따라서 셀 라이브러리에 등록되어 있는 논리셀로서는 논리셀내 트랜지스터간의 배선은 이미 완성되어 있기 때문에 칩(시스템)을 구성할 때에는 논리셀간 배선이 실시되는 것뿐이다.
배치, 배선에 있어서 논리셀내 배선영역과 셀간 배선영역을 완전히 분리해두는 것이 바람직하고 논리셀의 높이 대략 일정하게 하는 폴리셀(polycell)방식이 유효하게 되어있다.
따라서 논리셀내의 트랜지스터간 배선때문에의 적당한 영역이 필요하게 되어 이것이 MOS트랜지스터 열의 높이, 즉 트랜지스터 폭을 무제한으로 짧게 할수 없는 이유이고 트랙 4내지 5줄의 채널폭이 최저로 필요하게된다.
제14도는 제10도중에서 XIV로 표시한 부분의 확대평면도이다.
제14도를 참조하여 종래의 개선된 게이트 전면부설 게이트 어레이는 이론셀의 입출력이 되는 소스ㆍ드레인 콘택트(19)가 도면과 같이 배선되는 경우가 있다.
이때 제층 금속배선층(17)은 배선채널대(21)에 인출될 필요가 있기 때문에 도면중에 표시하는 것과 배치된다.
그러면 A로 표시한 부분의 배선이 조밀하게되어 이영역에 타의 배선을 통하게하는 것이 곤난하게 된다.
이 경우에 있어서 예를들면 일방의 논리셀열(20A)상의 스루홀(71)에서 타방의 논리셀열(20B)상의 스루홀(72)에 배선될 필요가 있을때, 배선은 스루홀(71)에서 스루홀(72)에 직선으로 행할 수는 없고 74로 표시하는 것과 같이 우회하여 배선될 필요가 있다.
따라서 배선장이 길어진다. 이 발명은 상기와 같은 문제점을 해소하기 위해 이루어진것이고 SOG의 배선에 있어서 배선장이나 배선영역에 낭비가 발생하지않도록 트랙피치를 10줄이나 20줄로하는 큰 값이 아니고 스탠더드셀과 같이 할줄마다에 변화하게 할 수 있는 게이트 어레이를 제공하는 것이다.
이 발명에 관한 게이트어레이는 SOG의 기본셀을 포함하는 마스터스라이스의 용법을 종래와 90도회전하게하여 논리셀을 채널의 폭방향 즉 게이트의 길이 방향에 연속하여 형성하고 복수의 논리셀간을 접속하는 배선의 방향을 게이트의 길이방향에 따르게 한 것이다.
이 발명에 의한 게이트 어레이의 논리셀간의 배선 방향은 게이트의 길이방향에 일치하게 하기위해 배선채널대의 폭이 기본셀의 채널길이방향의 배열피치마다 변화하게 할수 있다.
제1도는 이 발명에 관한 게이트 아이소레이션을 사용한 SOG방식의 마스터스라이스를 표시하는 도면이다.
이 도면은 종래의 SOG방식의 마스터 스라이스를 90도 회전한 것이다.
이 발명에 의한 마스터칩(25)은 종래와 동일하게 기본셀열(11)과 입력버퍼 및 패드영역(14)을 포함한다. 제2a도는 게이트 아이소레이션을 사용한 SOG방식의 마스터칩상에 제11a도, 제11b도에 표시하는 3NAND게이트의 회로를 구성한 경우의 마스터 패턴도이고 제2b도는 제2a도의 11B-11B선으로 표시하는 부분의 단면도이고 제2c도는 제2a도의 11C-11C선으로 표시하는 부분의 단면도이다.
제12a도는 제10도에 표시한 SOG방식의 마스터스라이스의 X축 방향과 Y축 방향을 교체한 마스터 칩상에 제12a도와 같은 3NAND회로를 형성한 것이다.
따라서 제12a도와 비하여 논리셀열과 배선채널대가 90도 회전하고 있다.
제2a, 제2b, 제2c도를 참조하여 이 발명에 관한 3NAND 회로는 직렬 접속된 3개의 N채널 MOS트랜지스터(53A,53B,53C)와 병렬 접속된 3개의 P채널 MOS트랜지스터(56A,56B,56C)를 포함한다.
병렬 접속된 3개의 P채널 MOS 트랜지스터(56A,56B,56C)는 콘택트(54A,54B)를 통하여 VGG(5)에 접속되어 직렬 접속되어 3개의 N채널 MOS트랜지스터는 콘택트(19)를 통하여 GND6에 접속되어 있다.
입력신호(A)는 배선(51A,52A,58A)를 경유하여 N채널 MOS트랜지스터(53A)와 P채널 MOS트랜지스터(56A)의 게이트에 인가된다.
동일하게 입력신호(B)는 배선(52B,52B,58B)를 경유하여 N채널 MOS트랜지스터(53C)와 P채널 MOS트랜지스터(56C)의 게이트에 접속된다.
N채널 MOS트랜지스터(53A)의 소스영역은 콘택트(55), 배선(57)을 통하여 출력신호선(59,60)에 접속된다. 2개의 P채널 MOS트랜지스터(56A,56B)는 콘택트(64)를 통하여 56C의 드레인 영역(2)은 콘택트(65)를 통하여 출력신호선(59,60)에 접속된다.
더욱 제2a도에 있어서 점으로 표시한 배선은 제1층 째의 배선을 표시하고 사선으로 표시한 배선은 제2층째의 배선을 표시한다.
제3도는 제2a도에 표시한 것과같은 논리회로가 구성된 SOG의 실제의 레이아웃 패턴을 매크로 적으로 본 평면도이다.
제3도에서 명백한 것과 같이 배선영역의 방향을 채널의 폭방향에 일치했었기 때문에 배선영역은 게이트의 1열바다 증감할 수가 있다.
즉 배선채널대(21)가 MOS트랜지스터로 되는 기본셀의 채널길이방향의 배열피치와 같은 폭으로 바꿀수가 있어 스탠더드셀과 같은 정도의 배선 채널대 폭의 조정이 가능하게된다. 그결과 제3도를 제13도와 비교하여 배선영역을 유효하게 이용할 수가 있다.
제4도는 제1도의 IV도 표시한 부분에 배선을 한 경우의 확대도이다. 제4도를 참조하여 논리셀이 채널폭 방향으로 연속하여 형성되기 때문에 논리셀에의 소스ㆍ드레인콘택트(19)가 복수개 존재하여도 배선의 논리셀에서의 배때는 것은 바로 옆의 기본셀열까지 빼내는 것이 좋다.
따라서 종래의 제14도에 표시한 것과 같은 복수의 논리셀때문에 배선이 조밀하게되는 부분은 발생하지 않는다. 따라서 빼내는 배선이 없는 제2층 금속배선 통과가능 영역이 확보되기 때문에 배선을 직선으로 할 수가 있어 선회의 필요가 없어진다.
제5도는 종래의 SOG방식으로 배선된 경우와 본 발명에 의한 배선방식을 사용한 경우와의 배선채널 영역의 사용효율의 차를 표시하는 도면이다.
종축은 배선채널대의 할당 트랙수를 표시하고 횡축은 각 배선채널을 표시한다.
여기서 배선채널대의 최소할당 트랙수는 10줄로한다. 점선이 이 발명에 의한 배선방식을 사용한 경우의 필요트랙수에 대응하여 실선이 종래의 방식으로 배선한 경우의 할당트랙 줄수를 표시한다.
본 발명에 의한 배선방식을 사용한 경우는 배선트랙이 기본셀열과 1 대1의 대응을 하고 있기 때문에 각배선 채널대에서는 필요 기본셀열수와 배열할당 트랙수와는 일치한다.
제5도를 참조하여 종래의 방식으로 배선한 경우에는 본 발명에 의한 배선방식을 사용한 경우와 비하여 사선으로 표시하는 낭비되는 미사용 배선영역이 발생 하지 않는다. 즉 본 발명에 의해 배선방식을 사용하면 마스터칩상의 면적의 이용효율은 대폭향상한다.
제6도는 제7a도, 제7b도에 표시하는 종래의 산화막 분리방식의 게이트 어레이에 이발명을 적용한 경우의 평면도이다. 제6도를 참조하여 이 발명을 적용한 게이트 어레이식의 게이트 어레이는 채널의 폭방향, 즉 게이트의 길이방향에 연속하여 형성된 복수의 논리셀열(20)과 복수의 논리셀열을 접속하기위해서 논리셀열(20)에 평행으로 배치된 복수배선 채널대(21)를 포함한다. 배선채널대(21)가 논리셀열과 평행으로 형성되기 때문에 배선트랙수에 의한 배선열의 조정이 용이하게 행하여진다.
그결과 최소트랙 할당치수를 작게하고 배선 미사용영역을 작게 할 수가 있다.
이상과같이 이 발명에 의한 게이트 어레이는 SOG방식의 마스터치블 종래와 90도 회전하게하여 사용하고 논리셀을 채널의 폭방향, 즉 게이트의 길이방향으로 연속하여 형성하고 복수의 논리셀간을 접속하는 배선의 방향을 게이트의 길이 방향에 따르게 했기 때문에 배선채널대의 폭을 기본셀의 채널길이 방향의 배열피치마다 바꿀수가 있어 배선의 미사용 영역을 줄일수가 있다. 그결과 마스터칩상의 면적을 유효하게 이용할 수 있는 게이트 어레이를 제공할 수가 있다는 효과가 있다.
따라서 빼내는 배선이 없는 제2층 금속배선통과 가능영역이 확보될수 있기 때문에 배선을 직선으로 할 수가 있어, 우회할 필요가 없어지게 된다.

Claims (1)

  1. 기판과 상기 기판의 주표면상에 간격을 두고 제1의 방향에 연재(延在)하여 형성되고 동시에 소정의 폭을 가지는 복수의 제1도전형의 불순물 영역과, 상기 복수의 제1도 전형의 불순물 영역이 형성되지 않는 영역에서 동시에 상기 기판의 주표면상에 상기 제1의 방향에 연재하여 형성되어, 동시에 소정의 폭을 가지는 복수의 제2도 전형의 불순물영역과 상기 제1도전형의 불순물 영역상에 절연막을 끼워 동시에 상호간격을 두고 상기 제1의 방향에 형성된 복수의 제1도체층과, 상기 제2도전형의 불순물 여역상에 절연막을 끼워 동시에 상호간격을 두고 상기 제1의 방향에 형성된 복수의 제2도체층과, 상기 제1의도체층과 상기 제2의 도체층은 상기 제1방향과 교차하는 제2의 방향에 정열하여 형성되어 인접하여 형성된 상기 제1의 도체층과 상기 제2의 도체층 및 상기 제1 및 제2의 도체층의 양측에 설정된 제1 및 제2의 불순물영역과는 1개의 유닛을 구성하고 각각이 상기 유닛을 포함하는 북수의 논리 셀 유닛과, 상기 논리셀 유닛은 적어도 상기 제2의 방향에 연속하여 형성되고, 상기 복수의 논리셀 유닛간을 상호접속하기 위해 상기 제2의 방향에 연속하여 형성된 도체층을 포함하는 게이트 어레이.
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