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KR920010126B1 - 반도체 소자의 다층금속배선 공정방법 - Google Patents

반도체 소자의 다층금속배선 공정방법 Download PDF

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KR920010126B1
KR920010126B1 KR1019890010614A KR890010614A KR920010126B1 KR 920010126 B1 KR920010126 B1 KR 920010126B1 KR 1019890010614 A KR1019890010614 A KR 1019890010614A KR 890010614 A KR890010614 A KR 890010614A KR 920010126 B1 KR920010126 B1 KR 920010126B1
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forming
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정몽헌
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Abstract

내용 없음.

Description

반도체 소자의 다층금속배선 공정방법
제1a도 내지 제1g도 종래기술에 의한 다층금속배선 공정과정을 나타낸 단면도.
제2a도 내지 제2f도는 본 발명에 의한 다층금속배선 공정과정을 나타낸 단면도.
제3a도 내지 제3c도는 본 발명의 실시예 1을 따라 다층금속배선 공정과정을 나타낸 단면도.
제4a도 내지 제4c도는 본 발명의 실시예 2를 따라 다층금속배선 공정과정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5A 및 5B : 확산층 6 : 제1절연막
7 : 전도체 8 : 제2절연막
9 : 제3절연막 10A 및 10B : 하층금속배선
11 : 제4절연막 12 :감광막
13 : 상층금속배선 14 : 감광막
15 : 제5절연막 16 : 감광막
20 : 홈 30, 40, 50 : 비아콘택홀
본 발명은 고집적반도체 소자의 다층금속배선 공정방법에 관한 것으로, 특히 하층금속배선과 상층금속배선간이 절연막을 평탄화시킴과 동시에 비아콘택홀을 형성시켜 하층금속배선과 상층금속배선을 연결시키는 다층금속배선 공정방법에 관한 것이다.
반도체 집적회로의 개발에 있어 동작속도의 증가, 전력소비의 극소화, 고도의 기능성 및 단위 셀 면적의 축소에 따른 집적도 향상등이 주된 개발 관점이 되어져 왔다. 다층금속배선 공정의 채택으로 반도체 소자의 동작속도의 증가 및 집적도 증가를 이룰 수 있게되어, 다층금속배선공정은 DRAM, SRAM등 범용반도체 기억소자 제조에 응용될 뿐아니라, 주문형 반도체 소자 및 로직게이트 어레이등의 소자제조에도 적용되는등 반도체소자 제조분야에서 광범위하게 사용된다.
종래의 다층금속배선을 위한 방법중 에치 백(Etch back) 방법은 하층금속배선층 상부에 일정한 두께의 절연막을 증착하고 희생감광막의 도포로 표면을 평탄화시킨후, 건식식각에 의한 방법으로 일정두께의 감광막과 절연막을 동시에 식각한다(이때, 감광막과 절연막의 식각선택비는 1 : 1로 유지한다) 식각공정후 감광막을 제거하고, 절연막을 재증착한 다음, 하층금속배선층과 상층금속배선층과의 접촉을 위한 감광막을 사용한 비아콘택마스크를 형성하고 식각을 통하여 비아콘택홀을 형성시킨다. 마스크로 사용한 감광막을 제거한후 상층금속배선막을 증착하고 식각을 통하여 상층배선을 형성한다.
이와 같이 종래의 다층금속배선을 위한 방법은 수차례의 감광막 도포공정, 감광막 제거공정, 절연막 증착공정 및 식각공정을 수행하여야 하며, 여러차례의 감광막 도포 또는 제거공정은 표면의 오염문제 및 수율저하를 야기시키며, 절연막 증착공정을 통한 금속배선 특히, 알루미늄 배선인 경우 돌출부(Hillock)의 형성을 유발시켜 하층금속과 상층금속의 단락 및 절연막의 균열을 유발시킬 가능성이 많아진다. 또한 복잡한 공정을 통한 소자제조 시간의 연장으로 제조원가 부담이 커지게 된다.
따라서, 본 발명은 다층금속배선 공정에서 절연막의 평탄화 공정과 비아콘택홀 형성공정을 동시에 진행시키는 반도체 소자의 다층금속배선 공정방법을 제공하는데 그 목적이 있다.
본 발명의 특징은 공정단계의 단순화를 이루어 상기의 다단계 공정으로부터 유발되는 소자의 신뢰성 저하 요인을 억제시키며, 경제적 손실을 감소시키는 방법이다. 그의 주요공정 과정을 살펴보면, 하층금속배선 형성후 일정한 두께의 절연막을 증착한 다음 감광막을 도포하고, 노광을 통하여 하층금속배선과 상층금속배선과의 콘택을 위한 비아콘택홀 패턴을 형성한다. 그 다음, 1단계로 감광막에 대한 절연막의 고선택적 식각으로 일정두께의 절연막을 식각한다. 2단계로 감광막과 절연막의 1 : 1 식각선택비를 갖는 공정으로 감광막과 절연막의 일정두께 만큼 식각하여 절연막을 평탄화시키는 동시에 비아콘택홀을 형성한 다음 상층금속배선층을 형성한다.
이하, 본 발명을 첨부된 도면을 참고하여 상세히 설명하기로 한다.
제1a도 내지 제1g도는 종래기술에 의한 다층금속배선 공정과정을 나타낸 단면도로써, 제1a도는 실리콘 기판(1) 상부에 소자간 분리를 위한 필드 산화막(2) 및 게이트 산화막(3)을 각각 형성하는 공정과 게이트 산화막(3) 상부에 게이트 전극(4) 및 소오스 및 드레인용 확산층(5A 및 5B)을 실리콘 기판(1)에 형성하는 공정과 제1절연막(6)을 증착한 후 확산층(5B) 상부에서 콘택 홀을 형성하고, 전도체(7)을 형성하여 상기 확산층(5B)에 접속하는 공정과, 상기 전도체 (7)의 절연을 위한 제2절연막(8)과 열적흐름(Thermal Flow)이 가능한 제3절연막(9) 예를 들어 BPSG 또는 PSG층으로 형성시킨 다음, 또 다른 확산층(5A) 하층금속 배선과의 연결을 위한 콘택홀을 형성하는 공정과, 하층금속층을 형성하고 패턴공정을 거쳐서 하층금속배선(10A 및 10B)을 형성한 상태의 단면도이다.
제1b도는 상기 하층금속배선(10A 및 10B) 상부에 상기 하층금속배선과 이후에 형성될 상층금속배선과의 절연을 위한 제4절연막(11)을 적당한 두께로 증착한 상태의 단면도이다.
제1c도는 상기 제4절연막(11) 상부에 감광막(14)를 도포하여 흐름공정으로 평탄화 공정을 실시한 상태의 단면도이다.
제1d도는 상기의 형성된 감광막(14)과 제4절연막(11)을 1 : 1을 식각비에서 소정두께 식각하여 제4절연막(11)의 상부면을 평탄하게 유지한 상태의 단면도이다.
제1e도는 제4절연막(11) 상부에 제5절연막(15)을 다시 소정두께로 형성한 상태의 단면도이다.
제1f도는 하층금속배선(10A)의 일정부분에 상층금속배선을 접속하기 위하여, 제5절연막(15) 상부에 감광막(16)을 도포한후, 일정부분의 감광막(16)을 제거하여, 비아콘택홀용 마스크를 형성한 상태의 단면도이다.
제1g도는 노출된 제5절연막(15)과 그 하부의 제4절연막(11)을 식각하여 비아콘택홀을 형성하고, 감광막(16)을 제거한 다음, 전체구조 상부에 상층금속층을 증착하여 하부금속배선(10A)에 접속한후, 패턴공정으로 상층금속배선(13)을 형성한 상태의 단면도이다.
제2a도 내지 제2f도는 본 발명에 의한 다층금속배선 공정과정을 나타낸 단면도로써, 종래의 공정과정을 몇단계 생략할 수 있다.
제2a도는 제1a도와 동일한 공정을 거쳐서 하층금속배선(10A 및 10B)을 형성한 것이므로, 그 공정과정은 생략하고 그 구조를 살펴보면 다음과 같다. 실리콘 기판(1) 상부에 게이트 전극(4) 및 필드산화막(2)이 형성되고, 게이트전극(4) 측면 하부에 형성된 확산층(5A 및 5B)에 각각 전도체(7)와 하층금속배선(10A)을 접속시키되, 전도체(7)와 하층금속배선(10A)과는 제1, 제2, 제3절연막(6, 8, 9)으로 절연된 상태의 단면도이다.
제2b도는 제1b도와 같이 제4절연막(11)을 증착한 상태의 단면도로써, 제4절연막(11)은 평탄화 식각공정 및 비아콘택홀 식각공정후에도 적당한 두께를 유지할 수 있는 두께로 증착되어져야 한다.
제2c도는 상기 제4절연막(11) 상부에 감광막(12)을 도포한 다음, 하층금속배선(10A) 상부에 있는 감광막(12)의 일정부분을 제거하여 비아콘택홀용 마스크를 형성한 상태의 단면도로써, 상기 감광막(12)은 평탄화 공정용 감광막으로 사용될 뿐만아니라 비아콘택홀용 마스크로 이용된다.
제2d도는 상기 감광막(12)을 마스크로 사용하여 제4절연막(11)의 예전된 두께를 비등방성 식각으로 식각하여 홈(20)을 형성한 상태의 단면도이다.
제2e도는 상기 제4절연막(11)과 감광막(12)의 식각비가 1 : 1인 상태에서 감광막(12)과 제4절연막(11)을 에치백하여 제4절연막(11)의 상부면을 평탄하게 하고 비아콘택홀(30)을 동시에 형성한 단면도로서, 에치백 공정시 제4절연막(11)에 형성된 홈(20) 저부면에도 식각이 진행되어 하층금속배선(10A)이 노출된 비아콘택홀(30)이 형성되고, 상기 제4절연막(11)은 예정된 두께를 가지고 평탄하게 형성되는데, 비아콘택홀(30) 이외의 부분에서 하층금속배선과 상층금속배선간의 단락이 방지될 수 있는 적당한 두께가 남아있음을 도시한다.
제2f도는 상기의 제2e도 공정후에 남아있을 수 있는 감광막(12)을 제거한 다음, 상부에 상층금속층을 형성하여 비아콘택홀(30)을 통해 하층금속배선(10A)과 접속하고 패턴공정으로 상층금속층의 일정부분을 제거하여 상층금속배선(13)을 형성한 상태의 단면도이다.
제3a도 내지 제3c도는 본 발명에 실시예 1을 따라 다층금속배선 공정과정을 나타낸 단면도로써, 제3a도는 제2a도 내지 제2c도의 공정을 진행한후, 감광막(12)의 홈 측벽이 라운드되도록 열공정으로 플로우(Flow)시킨 다음 노출된 제4절연막(11)의 예정된 두께를 비등방성 식각으로 식각하여 홈(20)을 형성한 상태의 단면도이다.
제3b도는 제2e도와 같이, 상기 제4절연막(11)과 감광막(12)의 식각속도비가 1 : 1인 상태에서 감광막(12)과 제4절연막(11)을 에치백하여 평탄화된 제4절연막(11)을 형성하는 동시에 라운드된 비아콘택홀(40)을 형성한 상태의 단면도이다.
제3c도는 전체구조 상부에 상층금속층을 형성한 다음 패턴공정으로 상층금속배선(13)을 형성한 상태의 단면도로써, 상층금속배선(13)을 비아콘택홀(40)을 통해 하층금속배선(10A)에 접속할때 단차를 줄여 금속스텝커버리지를 향상시킬 수 있다.
제4a도 내지 제4c도는 본 발명의 실시예 2를 따라 다층금속배선 공정과정을 나타낸 단면도로써, 본 발명의 실시예 1과 마찬가지로 접속부분의 단차를 줄여 금속스텝커버리지를 향상시킬 수 있는 공정방법이다.
제4a도는 제2a도 내지 제2c도의 공정을 진행한후, 노출된 제4절연막(11)을 등방성 식각으로 예정된 두께로 식각한 다음, 계속하여 비등방성 식각으로 예정된 두께로 더 식각하여 제4절연막(11)에 홈(21)을 형성한 상태의 단면도이다.
제4b도는 예정된 식각비에서 감광막(12)과 제4절연막(11)을 에치백하여 제4절연막(11)을 평탄하게 하는 동시에 라운드된 비아콘택홀(50)을 형성한 상태의 단면도이다.
제4c도는 상층금속층을 전체구조 상부에 증착하여 비아콘택홀(50)을 통해 하층금속배선(10A)에 접속하고, 패턴공정으로 상층금속층의 일정부분을 제거하여 상층금속배선(13)을 형성한 상태의 단면도이다. 그로 인하여 상층금속배선(13)이 비아콘택홀내에서 에스펙트비(Aspect Ratio)가 향상됨을 알 수 있다.
상기한 바와 같이, 본 발명은 공정단계를 줄일 수 있는 공정방법으로 다단계공정으로부터 유발되는 소자의 신뢰성 저하 요인을 억제하고 경제적 손실을 감소시킬 수 있을 뿐만아니라 생산성 향상에도 기여할 수 있는 큰 효과가 있다.

Claims (3)

  1. 실리콘 기판 상부에 게이트전극, 소오스 및 드레인용 확산층, 소자분리 산화막을 각각 형성한 다음, 전체구조 상부에 제1절연막을 형성하는 단계와, 제1절연막의 일정부분이 제거된 콘택홀을 통해 확산영역에 접속되는 전도체를 형성하고, 전체구조 상부에 제2절연막과 평탄화용 제3절연막을 형성하는 단계와, 상기 제3절연막과 제2절연막의 일정부분이 제거된 콘택홀을 통해 또다른 확산영역에 접속되는 하층금속배선을 형성하는 단계와, 상기 제4절연막을 전체구조 상부에 형성하는 단계후, 상기 제4절연막의 일정두께를 에치백하여 제4절연막의 상부면이 평탄하게 되도록 한 다음, 제5절연막을 일정두께 형성하고, 제5절연막과 제4절연막의 일정부분을 제거하여 하층금속배선이 노출된 비아콘택홀을 형성하는 단계와, 전체구조 상부에 상층금속층을 증착하여 콘택홀을 통해 하층금속배선에 접속한 다음, 패턴공정으로 상층금속배선을 형성하는 단계로 이루어지는 반도체 소자의 다층금속배선 공정방법에 있어서, 공정단계를 감소시키고, 반도체 소자의 신뢰성과 생산성을 향상시키기 위하여, 제4절연막을 전체구조 상부에 형성한 다음, 제4절연막 상부에 감광막을 도포한 다음, 예정된 부분의 감광막을 제거하여 비아콘택홀 마스크를 형성한 단계와, 상기 공정으로 노출된 제4절연막의 일정두께를 식각하여 홈을 형성하는 단계와, 상기 감광막과 제4절연막의 식각비를 1 : 1로한 상태에서 감광막과 제4절연막을 예정된 두께 에치백하여 일정두께 식각된 제4절연막의 상부면이 평탄하게 하는 동시에 하층금속 배선이 노출된 비아콘택홀을 형성하는 단계와, 상층금속층을 전체 구조 상부에 증착하여 비아콘택홀을 통해 하층금속배선에 접속하고 패턴공정으로 상층금속배선을 형성하는 것을 특징으로 하는 반도체 소자의 다층금속배선 공정방법.
  2. 제1항에 있어서, 상기 예정된 부분의 감광막을 제거하여 비아콘택홀 마스크를 형성한 다음, 상층금속배선을 비아콘택홀에서 하층금속배선으로 접속할때 에스펙트비를 높이기 위해 비아콘택홀 마스크의 측벽 상부가 라운드되도록 플로우시키는 것을 포함하는 것을 특징으로 하는 반도체 소자의 다층금속배선 공정방법.
  3. 제1항에 있어서, 제4절연막의 일정두께를 식각하여 홈을 형성하는 단계에서, 상층금속배선을 비아콘택홀에서 하층배선으로 접속할때 에스펙트비를 향상시키기 위해 노출된 제4절연막의 예정된 두께를 등방성 식각에 의해 식각한 다음, 계속하여 제4절연막의 예정된 두께를 비등방성 식각에 의해 식각하여 홈을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 다층금속배선 공정방법.
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