KR920008446B1

KR920008446B1 - 마이크로 프로세서

Info

Publication number: KR920008446B1
Application number: KR1019890010512A
Authority: KR
Inventors: 시게야 다나까; 마사히로 이와무라; 다쯔미 야마우찌; 다쯔오 노지리; 하사시 다다; 데쯔오 나까노
Original assignee: 가부시기가이샤 히다찌 세이사꾸쇼; 미다 가쓰시게
Priority date: 1988-07-28
Filing date: 1989-07-25
Publication date: 1992-09-29
Also published as: US5339448A; KR900002193A; EP0352745A2; JP2628194B2; EP0352745A3; JPH0239232A

Abstract

내용 없음.

Description

마이크로 프로세서

제1도는 본 발명의 실시예에 따른 마이크로프로세서의 전체구성을 나타낸 블록다이어그램.

제2도 내지 제2c도는 제1도에 도시된 실시예의 변형에 관한 상세구조 일부를 나타낸 개략도.

제3a도 내지 제3c도는 상기 실시예에서 사용된 버스출력회로의 회로구성예 및 그 변형예를 나타낸 도면.

제4a도 내지 제4b도는 제3a도에 나타낸 버스출력회로에서 사용된 클럭인버터의 회로구성예를 나타낸 도면.

제5a도 내지 제5c도는 실시예의 마이크로프로세서에 포함된 레지스터의 회로구성의 예를 나타낸 도면.

제6도는 본 발명의 또다른 실시예의 상세구조일부를 나타낸 개략도.

제7a도 내지 제7b도는 제6도의 실시예에서 구성된 ROM동작 설명을 위한 도면.

제8도는 본 발명의 또다른 실시예의 상세구조일부를 나타낸 개략도.

제9도는 제8도에 도시한 실시예에서 사용된 센스회로의 회로구성예를 나타낸 도면.

제10도는 본 발명의 또 다른 실시예의 상세구조 일부를 나타낸 개략도.

제11도는 제10도에 나타낸 실시예에서 사용된 레지스터의 회로구성예를 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 마이크로프로세서 11 : ROM

12 : ROM제어기 13 : 디코더

14, 15 : ALU 16 : 레지스터

17 : I/O제어기 18 : 버스출력회로

19 : 버스입력회로 201: 주리드버스

202: 주라이트버스 203: 섭-리드버스

204: 섭-라이트버스 210: 라이트버스 제어랑니

20 : 인버터 180: 인에이블단자

본 발명은 버스억세스시간을 개선한 마이크로프로세서에 관한 것이다.

잘 알려진 바와 같이 단일 반도체 칩상에 형성된 마이크로프로세서는 여러 제어신호를 생성키 위한 명령부, 다수 레지스터로 구성된 레지스터군, 연산부와 입력/출력 (I/O)제어기를 포함한다.

명령부는 ROM, ROM제어기와 디코더로 구성되고 ROM내에 저장된 마이크로 명령은 ROM제어장치의 제어하에서 연속하여 독취되어 디코더로 디코드된다. 이때 여러 제어신호가 생성된다. 이와 같이 생성된 제어신호에 응하여 연산부는 소정의 연산처리를 수행하고 레지스터군과 데이터 통신을 수행한다. 연산처리결과 뿐만 아니라 연산처리에 필요한 데이터와 변수는 I/O제어부를 통해 외무원과 상호 입출력된다. 또한 ROM제어장치를 제어하는 명령은 예를 들면 I/O 제어기를 통해 외부원과 상호 입출력된다. 또한 ROM제어장치를 제어하는 명령은 예를 들면 I/O제어기를 통해 외부메모리로부터 제공된다. 연산장치, 레지스터군과 I/O제어기는 리드버스(read bus)와 라이트버스 (write bus)를 통해 서로 연결된다. 명령부로 부터의 라이트 억세스신호에 응하여 연산장치로 부터의 데이터는 라이트버스를 통해 레지스터군내에 저장되며, 명령부로 부터의 리드 억세스신호에 응하여 레지스터군내에 저장된 데이터는 리드버스를 통하여 연산장치로 전달된다. 레지스터군과 연산장치와 외부원간의 데이터통신은 마찬가지로 리드버스와 라이트버스를 통하여 수행된다.

마이크로프로세서는 고수행기능을 갖도록 더더욱 요망되고 있다. 따라서 레지스터군의 레지스터수가 현저히 증가하게 된다. 즉, 리드버스와 라이트버스에 결합된 레지스터 수가 증가하여 리드버스와 라이트버스의 부하용량이 비대해지는 결과를 낳는다. 이것은 리드 또는 라이트버스에 억세스하는데 요구되는 시간이 지연되는 원인이 된다.

레지스터군내의 모든 레지스터의 출력단자, 연산장치의 입력장치 및 I/O제어기는 상호 병렬로 리드버스에 연결되기 때문에 리드버스의 부하용량은 리드버스의 배선에 의한 용량, 레지스터의 출력 부하용량, I/O 제어기와 연산장치의 입력부하용량의 총화가 된다. 이들 용량중에서 레지스터의 출력부하용량은 리드버스에 연결된 레지스터수의 증가에 따라 커지게 된다. 더욱이 이러한 용량은 항상 리드버스에 결합되어 레지스터에 억세스할 필요가 없더라도 리드버스의 부하용량으로서 작용한다.

그러므로 연산장치와 외부메모리간에 데이터를 연락하기 위해서 리드 또는 라이트버스에 억세스할 필요가 있을 때라도 이에 대한 억세스시간은 리드 또는 라이트버스의 부하용량에 영향을 받는다. 따라서 리드 또는 라이트버스에 고속의 억세스가 불가능하게 되는 문제점이 존재한다.

본 발명의 목적은 마이크로프로세서의 연산장치에 연결된 리드 그리고/또는 라이트버스의 부하용량을 감소시키고 그러므로써 리드 그리고/또는 라이트버스로의 고속억세스를 가능토록한 마이크로프로세서를 제공하는 것이다.

본 발명의 마이크로프로세서가 갖는 특징은 마이크로프로세서의 동작을 제어하기 위한 다수의 제어신호를 생성하기 위한 명령수단, 상기 명령수단에 의해 생성된 제어신호에 응하여 마이크로프로세서에 제공된 데이터에 기초하여 소정의 연산처리를 수행하기 위한 연산장치, 연산처리에 사용된 다수의 데이터와 연산처리로 인한 데이터를 저장하기 위한 저장수단 그리고 상기 명령수단에 의해 생성된 리드와 라이트억세스 신호에 응하여 데이터 통신이 수행되는 리드버스와 라이트버스를 포함하는 버스수단을 포함하는 마이크로프로세서에 있어서, 상기 저장수단의, 입력단자에 연결된 섭-라이트 (sub-write)버스와 상기 저장수단의 출력단자에 연결된 섭-리드(sub-read)버스 중 적어도 하나와, 각각 리드억세스신호와 라이트억세스신호에 응하여 상기 섭-리드버스와 상기 섭-라이트버스를 상기 리드버스와 라이트버스를 결합하기 위한 버스출력회로 및 버스입력회로로 특징된다.

상기 기술한 본 발명의 주요특징에 따라서 저장수단으로 리드 또는 라이트억세스 발생시, 버스출력회로와 버스입력회로는 섭-리드버스와 섭-라이트버스를 리드버스와 라이트버스에 각각 전기적으로 연결한다. 이러한 억세스가 없으면 저장수단은 리드 또는 라이트버스에 결코 연결되지 않아 저장수단은 리드 또는 라이트버스의 부하용량으로서 전혀 작용하지 않는다. 따라서 예를 들면 연산장치와 외부메모리간 데이터 통신은 매우 짧게 억세스시간으로 리드 또는 라이트버스를 통해 이루어진다.

또한 본 발명의 또다른 특징으로서 섭-리드버스와 이에 대응하는 버스출력회로간에 리드버스레벨 변환수단이 제공되어 있어 이것으로서 섭-리드버스상의 데이터신호의 전압레벨은 낮아질 수 있다. 이것으로서 저장수단으로부터 섭-리드버스로 억세스하는데 요구되는 시간은 단축되고 따라서 전체의 억세스시간이 더욱 개선된다.

이하 본 발명의 실시예를 첨부한 도면에 의거 설명한다. 먼저, 제1도는 본 발명의 실시예에 따른 마이크프로세서의 전체구조를 나타낸 것으로, 도면에서 참조부호 10으로 나타낸 마이크로프로세서는 ROM(11), ROM제어기(12), 디코더(13), 산술논리장치(ALU)(14),(15), 일군의 레지스터로 구성된 레지스터군(16), 입력/출력(I/O)제어기(17)를 포함한다. ALU(14),(15)는 데이터 계산 및 번지계산을 수행하며 이에 따라 마이크로프로세서(10)의 전체처리속도는 더욱 개선된다. 이상 기술한 마이크로프로세서 구조 그 자체는 이미 잘 알려진 사항이다.

통상 상기 기술된 마이크로프로세서(10)는 외부메모리(도시없음)와 결합되어 요망된 작업을 수행하기 위한 데이터 처리시스템이 구성되고 시스템에는 마이크로프로세서에 의해 수행되어야 할 작업을 위한 프로그램과 여러상수 및 프로그램수행에 필요한 데이터 그리고 그외 필요한 자료가 저장된다. 프로그램을 이루는 명령은 라인(200)을 통하여 마이크로프로세서(10)에 연결된 외부메모리로부터 연속하여 읽혀져서 마이크로프로세서(10)는 그 명령을 수행하고 그러므로써 데이터처리시스템은 요망된 데이터 처리를 수행한다. ROM(11), ROM(12)과 디코더(13)는 마이크로프로세서(10)가 명령부를 이룬다. ROM(11)에 저장된 마이크로명령은 외부메모리로부터 ROM제어기 (12)에 가해진 명령에 따라 연속하여 읽혀지고 마이크로명령은 사전에 ROM(11)으로부터 읽혀진다. 이렇게 읽혀진 마이크로명령은 디코더(13)에 의해 디코드되어 여러제어신호를 생성하고 도면에서 점선으로 도시한 것처럼 마이크로프로세서(10)의 여러부분에 가한다.

ALU(14),(15)는 마이크로프로세서(10)의 연산장치를 이룬다. ALU(14), (15)각각의 데이터 입력단자는 주라이트(main write)버스(202)에 연결되고 그 내부에서는 계산결과는 디코더(13)로 부터의 제어신호에 응하여 주라이트버스(202)로 출력된다. 이 실시예에 있어서 32비트인 64개의 레지스터군(16)이 마련되어 있어 이것의 출력단자는 섭-리드버스(203)에 연결된다. 각각의 레지스터(16)내에 저장된 데이터는 디코더(13)로부터 리드 억세스신호에 응하여 섭-리드버스(203)로 읽혀진다. 섭-리드버스(203)는 버스출력회로(185)를 통하여 주리드버스(201)에 차례대로 연결된다.

버스출력회로(18)는 리드데이타 패스를 형성하여 이를 통한 데이터는 섭-리드버스(203)와 주리드버스(201)간 연계된다. 즉, 리드억세스신호는 디코더(13)로부터 이에 가하여질 때 회로(18)는 섭-리드버스(203)의 데이터를 주리드버스(201)에 전송된다. 그렇지 않다면 패스는 개방되어 그러므로써 섭-리드버스(203)로부터 주리드버스(201)로의 데이터 전송은 인터럽트된다.

레지스터(16)의 입력단자는 섭-라이트버스(204)에 연결되어 그러므로써 섭-라이트버스(204)의 데이터는 디코더(13)로부터 라이트억세스신호에 응하여 레지스터 (16)내에서 취하여진다. 섭-라이트버스(204)는 버스입력회로(19)를 통하여 주라이트버스(202)에 차례대로 결합된다.

버스입력회로(19)는 라이트데이타 패스를 형성하고 이를 통한 데이터 통신은 주라이트버스(202)와 섭-라이트버스(204)간에 수행된다. 즉, 라이트 억세스신호는 디코더(13)로부터 이에 가하여질 때 회로(19)는 주라이트버스(202)의 데이터를 섭-라이트버스(204)에 전송하고, 그렇지 않다면 패스는 개방되어 버스(202)로부터 버스(204)로의 데이터 전송은 인터럽트된다.

이상 기술한 바와 같이 섭-리드버스(203)와 섭-라이트버스(204)는 레지스터로 리드 또는 라이트버스가 만들어질때만 주리드버스(201) 또는 주라이트버스(202)에 전기적으로 각각 연결된다. 레지스터(16)의 레지스터에도 리드 또는 라이트억세스가 없을 때 모든 레지스터(16)는 주라이트버스(202) 및 주리드버스(201)와 전기적으로 분리되어 주버스(201), (202)의 부하용량은 현저히 감소된다.

따라서 ALU(14) 또는 (15)는 주버스(201),(202)의 부하용량의 감소로 인한 고속으로 주리드버스(201) 또는 주라이트버스(202) 뿐만 아니라 I/O제어기(17)를 통한 외부메모리와 데이터 통신을 수행할 수 있다. 다음 제2a 내지 2c도를 참조하여 상기 기술한 실시예의 변형예를 설명한다. 또한 다음 설명에서 제1도에 나타낸 실시예의 주요부의 상세사항을 더욱 확실하고 명확히 한다.

제2a도는 제1변형구성을 상세히 나타낸 것으로 도면에서 섭-리드버스(203)가 도시되어 있으며 섭-라이트버스(204)는 생략되어 있다. 이 변형을 소위 파이프라인 처리에서 고속의 리드억세스가 요구되는 경우에 적합한 것으로 그 이유는 주리드버스 (201)의 부하용량은 감소될 수 있기 때문이다. 데이터 처리시스템의 시스템 구조에 따라서 섭-리드버스(203)와 섭-라이트버스(204) 중 어느하나 또는 그 모두가 제공됨이 결정된다.

도면에 나타낸 바와 같이 레지스터(16₁),(16₂),..., (16₁)의 출력단자는 섭-리드버스(203)에 연결되고 있는 버스출력회로(18)를 통한 주 리드버스(201)에 차례대로 연결된다. 한편 레지스터(16₁), (16₂), ... , (16₁)의 입력단자는 라이트버스(205)에 직접 연결된다.

레지스터(16₁), (16₂), ... , (16₁)는 또한 리드제어라인(206₁),(206₂), ..., (206₁)에 연결되고 이를 통한 리드억세스신호는 디코더(13)로부터 레지스터(16₁), (16₂), ... , (16₁) 각각에 가하여지고 그리고 라이트제어라인(207₁),(207₂) ,.. ,(207₁)에 연결되어 이를 통한 라이트억세스 신호는 디코더(13)로부터 레지스터 (16₁),(16₂),... , (16₁) 각각에 가하여진다. 버스출력회로(18)는 리드버스제어라인 (208)에 연결되어 이를 통한 버스 출력회로(18)의 동작을 제어하기 위한 신호는 디코더(13)로부터 가하여진다. 리드제어라인(206₁),(206₂), ... , (206₁) 중 어느것이 활성일 때 즉 논리신호가 이에 적용될 때 레지스터(16) 중 대응레지스터내에 저장된 데이터는 섭-리드버스(203)로 읽혀진 데이터는 버스 출력회로(18)를 통해 주리드 버스 (201)로 전송된다. 라이트제어라인 (207₁), (207₂),..., (207₁)중 어느것이 활성일 때 라이트버스(205)의 데이터는 레지스터(16₁), (16₂), ..., (16₁)중 대응레지스터에서 취하여진다.

이상 설명한 바와 같이 제1변형예에 따라서 섭-리드버스(203)는 레지스터 (16)에 리드억세스가 이루어질때만 주리드버스(201)에 연결된다. 레지스터(16)의 어느것에도 리드억세스가 없을 때 레지스터(16) 모두는 주리드버스(201)로부터 전기적으로 분리되어 따라서 즉 리드버스(201)의 부하용량은 현저히 감소된다. 따라서 ALU(14) 또는 (15)는 고속으로 주리드버스(201) 및 I/O 제어기(17)를 통하여 외부메모리와 데이터 통신을 수행할 수 있다.

여기서 상기 변형예에서의 주리드버스(201)의 부하용량갑소에 대해 간략히 설명한다. 이상 설명한 바와 같이 상기 실시예에서 64개의 레지스터(16)는 버스출력회로 (18)를 통해 주리드버스(201)에 연결된다. 그러므로 버스출력회로(18)에 의해 주리드버스(201)로부터 섭-리드버스(203)가 전기적으로 분리될 때 주리드버스(201)의 부하용량은 한 개의 레지스터의 출력용량( Cro) 의 64배 만큼 감소되고, 버스출력회로 (18)의 출력용량(Cco)만큼 증가한다. 즉, 주리드버스(201)의 부하용량은 전체로 볼 때 Crox64-Cco 만큼 감소한다. Cro와 Cco는 모두 수 피코파라드 크기이므로 주리드버스(20)의 부하용량은 상당히 감소된다.

고속 라이트억세스만이 요구되는 경우에 있어서는 제2b도와 같은 섭-라이트버스(204)만이 제공된다. 상기 도면에서 제2a도와 동일부분은 동일참조부호를 붙였다. 도면에서 명백하듯이 섭-리드버스(203)는 생략되어 있고 단일 리드버스(209)는 주리드버스(201)와 섭-리드버스(203)대신하여 제공되어 있다. 섭-라이트버스(204)는 버스입력회로(19)를 통해 주라이트버스(202)에 연결된다.

레지스트(16₁), (16₂),…(16₁)의 입력단자는 섭-라이트버스(204)에 연결되어 버스입력회로(19)를 통해 주 라이트버스(202)에 차례대로 연결된다. 레지스터 (16₁),(16₂) ,... , (16₁)의 출력단자는 리드버스(209)에 바로 연결된다. 버스입력회로 (19)는 라이트버스제어라인(210)에 연결되고 이를 통한 버스입력회로(19)의 동작을 제어하기 위한 신호는 디코더(13)로부터 가하여진다.

라이트버스제어라인(210)이 활성일 때 주라이트버스(202)의 데이터는 버스입력회로(19)로부터 섭-라이트버스(204)로 전송된다. 이와 동시에 라이트제어라인 (207₁),(207₂), ... ,(207₁) 중 어느것이 비활성일 때 그리고 이에 따라서 섭-라이트버스(204)의 데이터는 레지스터(16₁),(16₂), ..., (16₁) 중 대응하는 하나의 레지스터에 취하여진다.

이러한 제2변형예에서도 제1변형예에서의 주리드버스(201)의 부하용량 감소에 관한 이미 서술된 설명과 같이 주라이트버스(202)의 부하용량 감소에 관해서도 적용된다. 즉 64개의 레지스터(16)가 마련되어 있다고 가정하고 버스입력회로(19)에 의해 주라이트버스(202)로부터 섭-라이트버스(204)가 전기적으로 분리될 때 주라이트버스(202)의 부하용량은 Cris64-Cci만큼 감소되고 이때 Cri는 단일레지스터의 입력용량을 표시하는 것이며, Cci는 버스입력회로(19)의 입력용량을 표시하는 것이다. Cri와 Cci는 수피코파라드 크기이거나 서로 그 값이 동일하므로 주라이트버스(22)의 부하용량은 상당히 감소된다.

섭-리드버스(203) 그리고/또는 섭-라이트버스(204)에 연결되는 레지스터 (16) 수를 늘리면 섭-리드버스(203) 또는 섭-라이트버스(204)로의 억세스 시간은 이에 관한 부하용량 증가로 길어진다. 이러한 경우에 레지스터들은 복수의 군으로 분하되고 레지스터 군마다 섭-리드버스 그리고/또는 섭-라이트버스가 제공된다. 제2c도는 실시예의 제3변형예를 나타낸 것이다. 이 변형예에서 레지스터(16)는 2개의 군으로 분할되는데 이를테면 그중 일그룹은 레지스터(16₁),(16₂), ..., (16₁)로 구성되고 또다른 군은 레지스터(16₁'),(16₂'), ..., (16₁')로 이루어진다. 레지스터군 각각의 출력단자는 대응하는 섭-리드버스(203),(203')에 연결되고 그리고 각각 출력회로(18) ,(18')를 통해 주리드버스(201)에 모두 연결된다.

제2c도에 도시한 바와 같이 제3변형예의 동작은 제2a도의 것과 동일하고 따라서 그 상세사항은 여기서 생략한다. 제2b도 경우와 같이 복수의 섭-라이트버스 제공이 똑같이 제공될 수 있다.

다음 버스출력회로(18)와 버스입력회로(19)에 대하여 상세히 설명한다. 회로 (18),(19)는 동일회로 구성으로 이에 가햐여지는 제어신호 즉 전자에는 리드버스 제어신호가 후자에는 라이트버스 제어신호가 가해지므로서만 구별된다. 따라서 여기 기술되는 바는 주로 버스출력회로(18)에 대한 것이고 필요에 따라 버스입력회로(19)에 대한 상대적 차이점을 기술한다.

제3a도는 버스출력회로(18)의 회로구성예를 나타낸 것이다. 이예에서 버스출력회로(18)는 클럭인버터(20)와 이를 제어하는 인버터(21)를 포함한다. 클럭인버터 (20)의 입력단자는 섭-리드버스(203)에 연결되고 이의출력단자는 주리드버스(201)에 연결된다. 출력단자는 또한 리드버스 제어라인(208)에 연결되고 인버터(21)는 클럭인버터(20)의 인에이브단자(108)에 연결되고 리드버스제어라인(208)에 연결된다.

버스입력회로(19)에 있어서 크럭인버터(20)의 입력단자는 주라이트버스(20 2)에 연결되고 이의 출력단자는 섭-라이트버스(204)에 연결된다. 인버터(20)의 인에이블단자(180)에 가하여지는 신호는 라이트버스 제어라인(210)을 통해 주어진다.

아는 바와 같이 클럭인버터는 다음과 같이 동작한다. 신호 ＂0＂이 클럭인버터의 인에이블단자에 가하여지면 이것의 출력단자는 입력단자에 가하여진 신호상태와 관계없이 고임피던스로 유지된다. 신호 ＂1＂이 인에이블단자에 가하여질 때 입력단자에 가하여진 신호는 반전된 신호가 출력단자에 나타난다. 즉 ＂0＂이 입력단자에 가하여질 때 ＂1＂이 출력단자에 나타나며 그역도 성립한다.

따라서 리드버스 제어라인(208)이 활성일 때 버스출력 회로(18)는 섭-리드버스(203)를 통해 공급된 데이터를 반전시켜 주리드버스(201)로 출력시키며, 라인 (208)이 비활성일 때 그 출력단자를 고임피이던스로 유지하여 섭-리드버스(203)와 주리드버스(201)를 연결하는 리드데이타패스는 인터럽된다.

클럭인버터(20)의 전형적예를 제4a도와 제4b도에 나타내었다. 제4a도에 나타낸 클럭인버터는 PMOS 트랜지스터와 NMOS트랜지스터로 구성되는 CMOS타입으로 형성되는 제4b도에 나타낸 바와 같이 PMOS와 NMOS트랜지스터 및 바이플라 트랜지스터를 갖는 소위 bi-CMOS 타입으로서 형성된다. 그리고 Vcc는 제어전압원을 나타내는 것이고 GND는 접지를 나타낸다.

클러인버터(20)의 이로한 회로구성 그 자체는 공기 사항으로서 그 상세설명은 설명한다. 주리드버스(201)의 부하용량이 작은 경우에 고속역세스는 제4a도에 나타낸 바와 같이 클럭인버터에 의해 충분히 실현될 수 있다. 이의 부하용량이 크면 제4b도에 나타낸 바와 같이 클럭 인버터를 사용하는 것이 바람직하다.

다시 제3b도와 제3c도에서 버스출력회로(18)의 또다른 예가 나타나있는바 제3b도에 도시된 회로는 nmos트랜지스터로만 형성되된 것이고 제3c도의 것도 NMOS트랜지스터 인버터와 바이폴라트랜지스터로 형성된 것이다. 이들 도면에서 버스 출력회로(18)는 주리드버스(201)가 다이내믹버스일 때 효과적으로 사용될 수 있다. 상기 도면에 도시한 버스출력회로(18)의 동작은 제3a도에 나타낸 것과 같다. 즉, 리드버스제어라인(208)이 활성일 때 섭-리드버스(203)로부터 공급된 데이터는 역전되고 주리드버스(201)로 출력된다. 리드버스 제어라인(208)이 비활성될 때 버스출력회로(18)의 출력단자는 고임피던스로 유지된다.

다음, 레지스터(16)각각에 대해 제5a도를 참조하여 상세히 설명한다. 이 도면에서 제2a도에서도 사용되는 레지스터의 회로구성을 나타내었다. 그리고 제5a도 내지 제5c도에서 제2a도와 동일부분은 동일참조부호를 붙였다. 그러나 레지스터(16₁), (16₂), ..., (16₁)각각 모두 동일구조이고 이들중 하나를 대표하여 제5a도 내지 제5c도에 나타내었는바 리드제어라인과 라이트제어라인은 첨자없는 대응 첨조부호로 지시되어 있다. 먼저 제5a도는 레지스터(16)의 회로구성의 제1예를 도시한 것으로 클럭인버터 (22),(23), 클럭인버터(22),(23) 각각을 제어하기 위한 인버터(24),(25)그리고 NMOS트랜지스터(26),(27)를 포함한다.

라이트제어라인(207)이 활성일 때 라이트버스(205)로부터 공급된 데이터는 클럭인버터(23)에 의해 그 상태가 논리적 역전되는 상태로 레지스터(16)에서 취하여진다. 데이터는 클럭인버터(22)와 인버터(25)로 구성되는 논리피드백루프의 저장기능에 의해 유지된다. 그러므로 레지스터(16)내의 취해진 데이터는 라이트제어라인(207)이 비활성된후에도 그 내부에 저장된다. 리드 제어라인(206)이 활성될 때 논리 피드백루프에 의해 취해진 데이터는 NMOS트랜지스터(26),(27)를 통하여 섭-리드버스(203)로 출력된다.

제5b도는 또 다른예를 나타낸 것이다. 여기에서 레지스터(16)는 PMOS트랜지스터(28), (29), NMOS트랜지스터(26), (27), (30), (31), 인버터(32),(33),(34)를 포함한다. 또한 제5c도는 또다른 예로서 여기에서의 레지스터(16)는 PMOS트랜지스터(28),(29),NMOS트랜지스터(30),(31), 인버터(32),(33),(34),(35)와 클럭 인버터(36)로 구성된다.

제5a도와 제5b도에 도시한 레지스터(16)의 회로구성은 섭-리드버스(203)가 다이나믹버스로서 구조된 경우에 적합한 것이다. 한편 제5c도에 나타낸 회로구성은 섭-리드버스(203)가 스태덕타입의 것인 경우에 효과적으로 사용될 수 있다.

앞에서 레지스터들은 단지 섭-버스들에 연결된다. 그러나 본 발명에 있어서 섭-버스에 연결될 수 있는 것은 레지스터에 제한되지 않는다. 다음, 또다른 실시예를 설명함에 있어 이 실시예에서 레지스터외의 성분은 섭-버스에 연결된다.

제6도는 또다른 실시예의 상세구조의 일부를 도시한 것으로 여기에서 제2a도와 동일부분은 동일참조부호로 나타내었다. 제6도에 나타낸 실시예서 ROM(37) (총칭하여 ROM(371)로 표시)은 섭-리드버스(203)에 연결된다. 또한 ROM 리드제어라인 (211₁)은 ROM(37₁)에 연결되고 이를 통한 ROM리드제어신호는 디코더(13)로부터 이에 가하여진다.

ROM리드제어라인(211₁)이 활성될 때 ROM(37₁)내에 저장된 데이터는 섭-리드버스(203)에서 읽혀진다. 이와 동시에 리드버스 제어라인(208)이 활성되므로 또한 섭-리드버스(203)로 읽혀진 데이터는 버스출력 회로(18)를 통해 주리드버스 (201)로 전송된다. 이러한 형태로 ROM(37)로 부터의 리드동작은 레지스터(16)에서와 같은 방법으로 수행될 수 있다. 물론 레지스터(16₁), (16₂), ... , (16₁)의 리드 또는 라이트동작은 이미 앞에서 기술한 바와 동일하다.

제7a도와 제7b도에 나타낸 바와 같이 이 실시예에서 사용된 ROM은 NMOS트랜지스터와, ROM리드제어 라인(211)에 연결된 게이트가 ROM의 각각의 버트에 제공되어 있는가의 여부에 따라서 실현될 수 있다. 제 7a도는 NMOS트랜지스터에 비트에 전혀 연결이 없이 임의의 비트가 ＂0＂임을 나타낸 것이다. 한편 제7b도는 NMOS트랜지스터가 제공되어 있으므로 해서 임의의 비트가 ＂1＂임을 나타낸 것이다. 이들 ROM(37)에는 ALU(14),(15)에 의해서 수행되는 여러형태의 계산동작에 공통으로 빈번히 사용되는 상수: 예를 들면,＂000 …00＂ 또는 ＂111…11＂, 즉 모든 비트 이를테면 32비트는 모두 ＂0＂ 또는 ＂1＂인 것이 저장된다.

제6도는 고정된 데이터를 저장하기 위한 ROM과 함께 제2도에 나타낸 마이크로프로세서가 제공되어 있는 예를 나타낸 것이다. 그러나 그러한 ROM 제2c도에 나타낸 마이크로프로세서에도 또한 제공될 수 있음은 자명하다. 이 경우에 ROM은 섭-리드버스(203)와 (203') 모두 또는 이중 어느하나에 연결된다.

다음, 제8도를 참고하여 또다른 실시예를 설명한다. 이 실시예에서 섭-리드버스 (203)의 데이터신호의 전압레벨을 저하시키므로써 레지스터(16)로부터 주리드버스 (201)로의 억세스시간을 개선할 수 있다. 도면에서 제2a도와 동일부분은 동일참조부호로 표시한다.

이 실시예에서는 센스(sense)증폭회로(38)로 제공되어 있고 이의 입력단자는 섭-리드버스(203)에 연결되고 이의 출력단자는 버스출력회로(18)에 연결된다. 또한 제8도에서 섭-리드버스(203)는 다이내믹 타입의 것으로 가정되므로 센스회로제어라인(212)은 디코더(13)로부터 센스회로(38)에 연결된다. 센스회로제어라인(212)은 섭-리드버스(203)의 전충전(precharge)사기에 활성되고 버스의 방전시기에 비활성된다.

회로(38)는 레지스터(16₁), (16₂), ... , (16₁)로부터 읽혀진 매우낮은 전압의 데이터를 버스출력회로(18)가 정상적으로 동작하는데 충분히 높은 레벨까지 증폭한다. 데이터신호의 전압은 항상 5볼트로 설정된다 하더라도 섭-리드버스(203)상의 데이터신호의 전압은 제공된 센스회로(38)에 의해서 약 0.7까지 낮출 수 있으므로 레지스터(16)로부터 주리드버스(201)로의 억세스 신간은 그만큼 단축될 수 있다.

제9도는 센스회로(38)의 회로구성일예를 나타낸 것이다. 도면에 명백하듯이 센스회로(38)는 PMOS트랜지스(3a),(40), ROM트랜지스터(41),(42)와 바이폴라 트랜지스터(43)를 포함한다. 바이폴라 트랜지스터(43)의 베이스는 섭-리드버스(203)에 연결되고 콜렉터는 라인(213)을 통하여 버스출력회로(18)의 입력단자에 연결된다. PMOS트랜지스터(39)와 ROM트랜지스터(40)의 게이트는 게이트 제어라인(212)에 연결된다. ROM트랜지스터(42)는 그 게이트에 가하여진 일정전압 (V_RR)과 함께 저항으로서 작용한다.

상기 구조된 센스회로(38)는 다음과 같이 작용한다. 즉 회로(38)는 입력신호를 논리적으로 반전시켜 출력 신호룰 형성하는데 이때 입력신호의 레벨은 로우에서 하이로 변하고 반도체 동작레벨까지 도달한다. 반대로 입력신호가 하이레벨에서 로우레렐로 변할 때 그리고 그 레벨이 반도체 동작레벨에 도달할 센스회로(38)는 논리적으로 출력신호를 반전시킨다. 따라서 섭-리드버스(203)의 데이터 신호의 전압레벨은 최대로 약 0.7 볼트의 반도체 동작레벨로 유지될 수 있다. 즉 회로(38)는 섭-리드버스(203)의 데이터 신호의 전압레벨을 변환시키기 위한 수단으로서 작용한다.

제8도는 섭-리드버스(203)의 데이터신호의 전압레벨을 변환시키는 센스회로 (38)가 제2a도에 도시한 마이크로 프로세서 제공되 있는 예를 나타낸 것이다. 그러나 이러한 센스회로는 제2c도에 도시한 마이크로프로세서에도 제공될 수 있음은 자명하다. 이 경우에 센스회로는 섭-리드버스(203),(203')마다 제공함이 가장 바람직하다.

이상 기술한 실시예에서 레지스터(16)의 각각은 단지 하나의 데이터 출력단자(제5a도 내지 제5c도와 비교)를 갖는다. 본 발명은 레지스터(16)의 각각의 복수의 데이터 출력단자를 갖는 경우에도 적용될 수 있다. 제10도에서는 실시예에 관계된 부분이 도시되어 있다. 여기에서 레지스터 각각은 3개의 데이터 출력단자를 갖는다. 도면에서 제2a도와 동일부분은 동일 참조부호를 붙였다. 도면에서 보듯이 레지스터(16₁), (16₂), ... , (16₁)는 3개의 출력단자를 가지므로 3개의 섭-리드버스(203)가 제공되어 있고 이에 첨자(1∼3)를 가진 참조부호(203)를 붙였다. 또한 레지스터(16⁺),(16₂),…,(16₁)각각에는 디코더(13)로부터 리드 제어라인(206₁), (206₂), ... , (2061)이 연결되어 있다. 그러나 이 실시예에 있어서 각각의 리드제어라인(206₁), (206₂), ... , (206₁)은 세 개의 라인으로 구성되고 이 라인 각각은 레지스터(16₁), (16₂), ... , (16₁)각각의 대응출력단자로의 데이터출력을 제어한다.

섭-리드버스(203₁), (203₂),(203₃)에는 제3a도 내지 제3c도에 도시한 바와 같은 구조를 갖는 3개의 버스출력회로(18₁), (18₂),(185₃)가 연결되고 대응리드 버스제어라인(208₁), (208₂),(208₃)을 통하여 디코더(13)로부터 제공된 제어신호에 응하여 주리드버스(203₁), (203₂),(203₃)를 차례대로 연결한다. 이 실시예의 동작은 제2도의 실시예와 동일하며 단지 제어신호는 리드제어라인(206₁), (206₂), ... , (206₁)각각의 3개의 라인중 대응라인을 통해 제공되어 레지스터 (16₁), (16₂), ... , (16₁) 각각의 데이터를 대응섭-리드버스(203₁), (203₂),(203₃)에 출력함을 제어하도록 한점이 다르다.

제11도는 3개의 출력단자를 갖는 레지스터(16₁), (16₂), ... , (16₁)의 회로배열의 예를 도시한 것이다. 도시한 회로구성은 제15b도에 도시한 그 주요부분과 동일하나 각각 ROM트랜지스터(26₁),(27)과 (26₂),(27₂)와,(26₃),(27₃)에 연결 된 것이 도면에 나타낸 바와 같이 다르다. 출력단 각각은 리드제어라인(206)의 3개의 라인중 대응라인을 통하여 상기 출력단에 가하여진 제어신호에 의해 제어된다.

제11도는 예를 도시한 것이나 여기에서 제5b도에 도시한 바와 같이 레지스터 (16)의 회로구성은 3개의 출력단자를 갖도록 수정한다. 그리고 동일 수정은 제5a도와 제5c에 나타낸 회로구성에 적용될 수 있음을 자명한다.

제10도에 나타낸 마이크로프로세서에 제6도에 나타낸 ROM과, 제8도에 나타낸 구조는 레지스터(16)의 출력단자중 하나에 대하여 보았을 때 제2도에 나타낸 것과 거의 동일하므로 상기 사항은 용이하게 이해될 수 있다. 즉 ROM은 제6도에 나타낸 것과 동일형태로 섭-리드버스(203₁), (203₂),(203₃)중 적어도 하나에 연결되며 센스회로는 제8도에 나타낸 바와 동일하게 버스출력회로(18₁), (18₂),(18₃)각각 앞단에 구비시킬 수 있다.

Claims

ROM제어기의 제어하에서 ROM으로부터 읽혀진 정보를 디코더로서 디코딩하여 마이크로프로세서의 동작을 제어하는 다수의 제어신호를 발생하는 ROM,ROM제어기, 디코더를 포함하는 명령수단과, 상기 명령수단과, 상기 명령수단에 의해 발생된 제어신호에 대응하여 연산장치로 제공되는 데이터에 기초하여 소정의 연산처릴 수행키위한 연산장치와, 연산처리에 의한 데이터 및 연산처리에서 사용된 여러데이타를 저장키 위한 저장수단과, 상기 명령수단에 의해 발생된 리드 및 라이트 억세스신호에 응하여 데이터 통신의 수행되는 리드버스 및 라이트버스를 포함하는 버스수단을 포함하는 마이크로프로세서에 있어서, 상기 저장수단의 입력단자에 연결된 섭-라이트버스와 상기 저장수단의 출력단자에 연결된 섭-리드버스중 적어도 하나와, 버스출력회로와, 상기 섭-리드버스를 연결하기 위한 버스입력회로와, 상기 리드버스를 갖는 상기 섭-라이트버스와, 리드억세스신호 및 라이트억세스신호 각각에 응하는 상기 라이트버스를 갖는 것이 특징인 마이크로프로세서.
제1항에 있어서, 단지 섭-리드버스와 버스출력회로만이 제공되있는 적이 특징인 마이크로프로세서.
제2항에 있어서, 섭-리드버스와 버스출력회로간에 리드버스레벨 변환수단이 구성되어 있고 섭-리드버스로부터 그 입력데이타 신호레벨이 로우에서 하이로 변하고 반도체 동작전압레벨에 도달할 때 하이레벨에서 로우레벨로 변하는 출력데이타 신호를 생성하여 버스출력회로에 출력하며 그 레벨이 하이에서 로우로 변하고 반도체 동작전압레벨에 도달할 때 로우레벨에서 하이레벨로 변하는 출력데이타 신호를 생성하여 버스출력회로로 출력하는 섭-리드버스와 버스출력회로간에 리드버스레벨 변환수단이 구성되어 있는 것을 특징으로 하는 마이크로프로세서.
제3항에 있어서, 상기 리드버스레벨 변환수단은 바이폴라 트랜지스터를 포함하고 반도체 동작전압레벨은 바이폴라 트랜지스터의 베이스와 에미터간 순방향전압강하로 결정되는 것을 특징으로 하는 마이크로프로세서.
제2항에 있어서, 상기 저장수단은 ROM을 포함하고 이의 출력단자는 섭-리드버스에 연결된 것을 특징으로 하는 마이크로프로세서.
제1항에 있어서, 단지 섭-라이트 버스와 버스입력회로만이 제공되어 있는 것이 특징인 마이크로프로세서.
제1항에 있어서, 상기 저장수단은 복수의 군으로 분할되고 상기 저장수단의 각각의 군에 대응하는 복수의 섭-리드버스와 복수의 섭-리드버스에 대응하는 복수의 버스출력회로로 구성되 있는 것을 특징으로 하는 마이크로프로세서.
제7항에 있어서, 각각의 섭-리드버스와 버스출력회로간에 복수의 리드버스레벨 변환수단이 마련되있고 이수단 각각은 대응 섭-리드버스로부터 상기 수단의 입력데이타 신호레벨이 로우에서 하이로 변하고 반도체 동작전압레벨에 도달할 때 대응하는 버스 출력회로로 하이레벨에서 로우레벨로 변하는 출력데이타 신호를 생성하고, 하이에서 로우로 레벨이 변하고 그 레벨이 반도체 동작전압레벨에 도달할 때 대응하는 버스출력회로로 로우레벨로부터 하이레벨로 변하는 출력 데이터신호를 생성하는 것을 특징으로 하는 마이크로프로세서.
제8항에 있어서, 상기 리드버스 레벨 변환수단 각각은 바이폴라 트랜지스터를 포함하고 반도체 동작 전압레벨은 바이폴라 트랜지스터의 베이스와 에미터간 순방향 전압강하에 의해 결정되는 것이 특징인 마이크로프로세서.
제7항에 있어서, 상기 분할된 저장수단중 적어도 하나의 군은 ROM들을 포함하고 그리고 그 군에 대응하는 섭-리드버스에 연결되는 출력단자를 포함함을 특징으로 하는 마이크로프로세서.
제1항에 있어서, 상기 저장수단은 복수의 출력단자를 갖는 복수의 레지스터를 포함하고 상기 버스수단은 복수의 리드버스를 포함함에 있어 이에 구성되는 섭-리드버스 각각은 레지스터 복수의 출력단자중 그 대응단자에 연결되며 복수의 버스출력회로 연결은 복수의 섭-리드버스를 복수의 리드버스중 대응버스에 연결함으로써 구성되는 것을 특징으로 하는 마이크로프로세서.
제11항에 있어서, 각각의 섭-리드버스와 버스출력회로간에는 복수의 리드버스 레벨 변환수단이 구성되고 그 수단 각각은 대응섭-리드버스로부터의 입력데이타 신호레벨이 로우에서 하이로 변하고 반도체 동작전압레벨에 도달할 때, 대응버스출력회로로 하이레벨에서 로우레벨로 변하는 출력데이타신호를 생성하고, 레벨이 하이에서 로우로 변하고 그 레벨이 반도체 동작 전압레벨에 도달할 때 대응버스출력회로로 로우레벨에서 하이레벨로 변하는 출력데이타신호를 생성함을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 버스레벨 변환수단 각각은 바이폴라 트랜지스터를 포함하고 반도체 동작전압레벨은 바이폴라 트랜지스터의 베이스와 에이터간 순방향 전압강하에 의해 결정되는 것이 특징인 마이크로프로세서.
제11항에 있어서, ROM은 복수의 섭-리드 버스둘중 적어도 하나에 연결되는 것이 특징인 마이크로프로세서.