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KR920005671Y1 - 플로피 디스크 드라이브의 프로그래머블 인터페이스회로 - Google Patents

플로피 디스크 드라이브의 프로그래머블 인터페이스회로 Download PDF

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KR920005671Y1
KR920005671Y1 KR2019880012191U KR880012191U KR920005671Y1 KR 920005671 Y1 KR920005671 Y1 KR 920005671Y1 KR 2019880012191 U KR2019880012191 U KR 2019880012191U KR 880012191 U KR880012191 U KR 880012191U KR 920005671 Y1 KR920005671 Y1 KR 920005671Y1
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안시환
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    • G—PHYSICS
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    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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Abstract

내용 없음.

Description

플로피 디스크 드라이브의 프로그래머블 인터페이스회로
제1도는 본 고안에 따른 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 입출력 슬롯부 20 : FDC
IC1: 프로그래머블 어레이논리회로 IC2 : 디플립플롭
IC3 : 인버터 IC4-IC5 : 노아게이트
IC6 : 낸드게이트 Jl-J3 : 제1-3선택점퍼단
본 고안은 플로피 디스크 드라이브(Floppy Disk Dirve)의 인터페이스 회로에 관한 것으로, 특히 여러가지 형태의 드라이브(PS/2, ANSI type)를 밀도(Density)에 맞게 프로그래머블하게 인터페이싱하여 사용할 수 있도록 하는 회로에 관한 것이다.
미국 IBM이 현재의 플로피 디스크의 기본으로 되어 있는 8인치 펀면디스크를 사용한 IBM3740 데이타 엔트리 시스템을 발표한 것이 1972년, 또 미국 슈거트사가인치의 디스켓(미니 플로피)을 사용하는 플로피디스크장치(이하 FDD라 칭함)를 발매한 것이 1976년으로, 플로피 디스크의 역사는 아직 짧으나, FDD는 퍼스날 컴퓨터, 오피스 컴퓨터, OA기기등의 수요에 따라 급격한 신장을 보이고 있다.
당초, 편면이었던 이들의 FDD는 시스템의 고성능화에 대응해서, 편면에서 양면으로 또 기록방식이 단밀도에서 배밀도로 개량되고, 기록 용량이 2배, 4배로 증가하였다. 또,인치 FDD는 트랙밀도를 배로 함으로써 8배의 기록용량이 되었다. 시스템의 소형화에의 대응으로서는 장치의 박형화가 진행되고 있고 프레임의 두께가 종래의 1/2-1/3의 것도 나타나고 있다. 그리고 FDD는 플로피 디스크 콘트롤러(FDC : F1oppy Disk Controller)에 의해 제어되어 데이타를 리드/라이트 할 수 있게 되는데, FDC에서 FDD의 밀도선택단에 어떤논리를 인가하느냐에 따라 원하는 형태의 FDD를 기능에 맞게 제어하여 사용할 수 있었다.
FDC의 FDD의 밀도 선택단의 제어에 따라 기능별로 작동되는 예를 보면 하기(표1)과 같다.
[표 1]
상기 (표1)과 같이 FDC의 RWC의 논리신호가 FDD의 밀도선택단을 어떻게 제어하는데 따라 여러가지의 FDD를 기능에 맞게 사용할 수 있었다. 따라서 종래의 FDC 보드는 상기 세가지 형태의 FDD중 어느 한 형태의 FDD만 제어할 수 있도록 구성되어 있어서 여러형태 FDD의 인터페이싱에 융통성이 없는 결점이 있었다.
따라서 본 고안의 목적은 상기 여러형태의 FDD를 사용자의 선택에 따라 간단히 인터페이싱하며 기능에 따라 용이하게 제어할 수 있도록 하는 회로를 재공함에 있다.
본 고안의 다른 목적은 밀도 선택에 따라 FDD의 처리밀도를 용이하게 선택하여 사용할 수 있는 회로를 제공함에 있다.
본 고안의 또 다른 목적은 FDC의 기능을 향상시킬 수 있는 회로를 제공함에 있다.
이하 본 고안을 첨부된 도면을 참조하여 상제히 설명한다. 제1도는 본 고안에 따른 회로도로서, 펴스널 컴퓨터(도시하지 않았음)와 연결되어 상기 퍼스널 컴퓨터의 출력 데이타 및 제어신호를 입출력하는 입출력 슬롯부(10)와, 상기 입출력슬롯부(10)의 데이타 코멘드 및 스테이터스 신호와 제어신호를 테이타버스(11)와 제어단(IDW, RESET)를 통해 받아 FDD로의 처리용 데이타를 리드/라이트 하도록 제어하는 FDC(20)와, 상기 입출력 슬롯부(10)의 소정 어드레스 신호와 제어신호(AEN)를 받아 라인(21)을 통해 상기 FDC(26)의 테이타 전송 제어레지스터 인에이블단(LDCR)의 제어신호를 발생하는 프로그래머블 어레이 논리회로(IC1)와, 상기 입출력슬롯부(10)의 리세트단(RESET)을 인버터(IC3)에 연결하고 상기 데이타버스(11)의 제1,2데이타라인(D0, D1)을 통해 노아게이트(IC4)의 입력단에 연결하고 상기 출력제어단(IDW)와 데이타 전송 제어레지스터 인에이블단(LDCR)과 연결된 라인(21)을 노아게이트(1C5)의 입력단에 연결하여 상기 노아게이트(IC4)의 출력단을 디플립플롭(IC2)의 데이타단(D)에 연곁하고 상기 노아게이트(IC5)의 출력단은 디플립플롭(IC2)의 클럭단(CP)에 연결하며 상기 인버터(IC3)의 출력단을 세트단(SD)에 연결하고. 리세트단(RD)은 저항(R1)을 통해 전원(Vcc)가 인가되어 FDD 형태별로 제어할 수 있는 제어 레지스터 데이타와 제어신호에 의해 밀도 선택신호를 발생하는 밀도 선택 논리부(100)와, 상기 밀도 선택 논리부(100)의 IC2의 출력단(Q, Q)에 제1,2선택 점프단(J1,J2)을 연결하고 상기 재1,2선택점프단(J1? J2)를 결합한 노드(101)를 낸드게이트(IC6)의 입력단에 연결하고 상기 인버터(IC3)의 출력단을 상기 낸드게이트(IC6)의 입력단에 연결하며, 상기 낸드게이트(IC6)의 출력단에 제3선택점프단(J3)을 연결하여 상기 제3선택점프단(J3)의 출력에 따라 FDD의 연결콘넥터(CE1)의 밀도선택단(110)이 제어되어 FDD 형별로 서로 호환성을 가지면서 프로그레머블하게 제어되도록 하는 FDD 형별 선택부(200)로 구성된다.
따라서 븐 고안의 구체적 일실시예를 상세히 설명하면. 컴퓨터로 부터 입출력슬롯부(10)의 제어단(IOW/RESET)을 통해 입출력 기입 제어신호와 리세트를 입력받고 데이터버스(I1)를 통해 코멘드 및 스테이터스 테이타를 FDC(20)로 입력하면 FDD의 기능에 따라 동작 제어를 발생한다. 그리고 입출력 슬롯부(10)의 어드레스(A0-A1)를 통해 소정 어드레스 데이타(3F7H)와 어드레스 인에이블단(AEN)의 제어신호를 프로그래머블 어레이 논리회로(IC1)에 입력하면 라인(21)을 통해 FDC(20)의 데이타 전송레지스터 인에이블단(LDCR)의 데이타 전송에 따른 제어신호를 발생함과 동시에 상기 라인(21)의 발생신호가 노아게이트(IC5)로 입력된다. 이때 상기 입출력 기입제어단(IOW)의 제어신호가 노아게이트(IC5)로 입력되어 상기 노드(21)의 신호와 같이 노아게이트(IC5)를 통해 디플립플롭(IC2)의 클럭단(CP)의 클럭으로 입력된다. 이때 상기 데이타버스(I1)의 데이타라인(D0,Dl)의 논리에 따라 노아게이트(IC4)를 통해 출력된 데이타값을 디플립플롭(IC2)에서 래치한다.
상기 데이타라인(D0,D1)의 출력은 밀도에 따른 데이타 전송 레이트 및 FDD의 형을 선택할 수 있는 논리값을 얻어낼 수 있는 것으로 기록밀도에 따른 데이타 전송 레이트 테이블을 보면 하기(표 2)와 같다.
[표 2]
상기 (표 2)의 제어 레지스터 설정값이 데이타라인(D0, D1)의 값에 따라 노아게이트(IC4) 및 디플립플롭(IC2)의 출력단(Q.Q)의 출력 테이블은 하기 (표 3)과 같다.
[표 3]
상기 (표 3)과 같이 출력될때 콘넥터(CE1)의 밀도선택단(110)은 상기 (표1)과 같은 논리를 가져야만 FDD 형태별로 제어할 수 있으므로 제1-3선택점프단(J1- J3) 조작에 따라 상기 (표1)과 같은 값을 얻어낼 수 있다. 상기 제1-3선택점프단(J1-J3)은 덮(Dip) 스위치등으로 대응할 수 있다.
즉, ANSI형 FDD 사용시 제1, 2선택점프단(J1-J2)는 무관(Don't Care)하지만 제3선택점프단(J3) 을 개방하여 FDD 내부 센서에 의해 밀도에 따라 제어하도록 하고, PS/2형 FDD 사용시 제1,3선택 점프단(J1,J3)을 온하고 제2선택점프단(J2)은 개방하여 디플립플롭(IC2)의 출력단(Q)의 출력과 인버터(IC3)의 출력을 낸드게이트(IC6)에서 논리화하여 낸드게이트(IC6)의 출력이 "하이"일때 저밀도이고 "로우"일때 고밀도를 선택할 수 있다. PC/AT형 FDD의 경우 제1선택점프단(J1)은 개방하고 제2, 3선택점프단(J2, J3)을 온하여 디플립플롭(FC2)의 출력(Q)의 상태와 인버터(IC3)의 출력에 의해 밀도선택단(110)을 제어하여 낸드게이트(IC6)의 출력이 "하이"일때 고밀도"로우"일때 저밀도를 선택할 수 있다. 이를 간략화하면 하기 (표4)와 같다.
[표 4]
상술한 바와같이 여러 형태의 FDD를 호환성있게 모두를 제어할 수 있으며 저/고밀도 선택에 따라 용이하게 밀도를 선택할 수 있으며 FDC의 기능을 향상시킬 수 있는 이점이 있다.

Claims (1)

  1. 퍼스널 컴퓨터와 연결되어 상기 퍼스널 컴퓨터의 출력 데이타 및 제어신호를 입출력 하는 입출력 슬롯부(10)와, 상기 입출력슬롯부(10)의 데이타 코멘드 및 스테이터스 신호와 제어신호를 데이타버스(11)와 제어단(IOW, RESET)를 통해 받아 FDD로의 처리용 데이타를 리드/라이트하도록 제어하는 FDC(20)를 구비한 플로피 콘트롤러의 플로피 디스크 드라이브 인터페이스 회로에 있어서, 상기 입출력 슬롯부(10)의 소정 어드레스신호와 제어신호(AEN)를 받아 라인(21)을 통해 상기 FDC(20)의 데이타 전송 제어레지스터 인에이블단(LDCR)의 인에블제어신호를 발생하는 프로그래머블 어레이논리회로(IC1)와, 상기 입출력 슬롯부(10)의 리세트단(RESET)을 인버터(IC3)에 연결하고 상기 데이타버스(11)의 제1,2데이타라인(D0, D1)을 노아게이트(IC4)의 입력단에 연결하고 상기 출력 제어단(IOW)와 데이타 전송 제어레지스터 인에이블단(LDCR)과 연결된 라인(21)을 노아게이트(IC5)의 입력단에 연결하여 상기 노아게이트(IC4)의 출력단을 디플립플릅(IC2)의 데이타단(D)에 연결하고 상기 노아게이트(IC5)의 출력단은 디플립플릅(IC2)의 클럭단(CP)에 연결하며 상기 인버터(IC3)의 출력단을 세트단(SD)에 연결하고, 리세트단(RD)은 저항(R1)을 통해 전원(VCC)가 인가되어 FDD 형태별로 제어할 수 있는 제어 레지스터 테이타와 제어신호에 의해 밀도 선택신호를 발생하는 밀도 선택 논리부(100)와, 상기 밀도 선택 논리부(100)의 출력단(Q, Q)에 제1,2선택점프단(Jl,J2)을 연결하고 상기 제1,2선택점프단(J1,J2)를 결합한 노드(101)를 낸드게이트(IC6)의 입력단에 연결하고 상기 인버터(IC3)의 출력단을 상기 낸드게이트(IC6)의 입력단에 연결하며, 상 낸드게이트(IC6)의 출력단에 제3선택점프단(J3)을 연결하여 상기 제3선택점프단(J3)의 출력에 따라 FDD의 연결 콘넥터(CE1)의 밀도선택단(100)이 제어되어 FDD 형별로 서로 호환성을 가지면서 프로그래머블하게 제어되도록 하는 FDD 형별 선택부(200)로 구성됨을 특징으로 하는 플로피 디스크 드라이브의 프로그래머블 인터페이스 회로.
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