KR920001825A

KR920001825A - 선형 cmos출력단

Info

Publication number: KR920001825A
Application number: KR1019910009262A
Authority: KR
Inventors: 테우스 울리치
Original assignee: 손케 미하르 가르트ㆍ볼프강 자우어; 도이치 아이티티 인더스트리스 게젤샤프트 미트 베쉬랭크터 하프퉁
Priority date: 1990-06-07
Filing date: 1991-06-05
Publication date: 1992-01-30
Anticipated expiration: 2011-06-05
Also published as: KR0177511B1; DE59010470D1; US5113148A; EP0460263B1; JPH04233306A; EP0460263A1

Abstract

내용 없음

Description

선형 CMOS출력단

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

도면은 AB급 푸시풀 CMOS 출력단을 도시한 것이다.

Claims

제어 라인(st)을 지나 출력단(d)으로 부터의 구동 전위(ud)에 의해 구동되는 AB급 푸시풀 CMOS출력단으로서, 상기 제어 라인(st)은 제1의 트래지스터(n1)가 제1푸시풀 출력 트랜지스터로서 작동하고, 제2의 트랜지스터(p1)는 전류 미러장치를 지나 제2푸시풀 출력 트랜지스터(pa)의 게이트 단자에 연결되는 상보형 트랜지스터쌍(kt)의 게이트 단자에 제공되며, 상기 제2푸시풀 출력 트랜지스터(pa) 및 상기 제2트랜지스터(p1)는 동일한 전도형태로 구성되고, 상기 제1 및 제2트랜지스터(n1, p1)의 소오스 단자는 각각 제1고정 전위(u1)와 제2고정 전위(u2)에 연결되며, 상기 제1 및 제2푸시풀 출력 트랜지스터(n1,pa)의 드레인 노드〔출력 단자(V0)〕는 고 임피이던스 전류계 차단을 형성하고, 상기 제2푸시풀 출력 트랜지스터(pa)의 드레인 전류는 제2트랜지스터(p1)의 드레인 전류에 비례하며, 구동 전위(ud)의 범위를 통해서 상기 제1트랜지스터(n1) 및 제2트랜지스터(p2)는 그의 각 제곱 전류 전압 특성 I_DSβ(U_GS-U_T)²의 범위에 있으며, 제로 구동 레벨에서, 상기 차동 출력 전류(id)가 제로값을 가진 AB급 푸시풀 CMOS출력단에 있어서, 상기 제2공정 전위(u2)는 각 로드를 개선하기 위해 활동 보상 회로(k)의 출력단자에 연결된 기준 전압 소오스에 의해 형성되고, 상기 기준 전압 소오스는 다이오드가 접속된 n채널 트랜지스터(nd)와 다이오드가 접속된 p채널 트랜지스터(pd)의 직렬 결합으로 형성되며, 상기 기준 전압 소오스의 하부 단부는 상기 제1고정 전위(u1)에 연결되고, 상기 기준 전압 소오스의 입력 단자는 일정한 전류 소오스(q)에 연결되는 것을 특징으로 하는 AB급 푸시풀 CMOS출력단.
제1항에 있어서, 상기 제2트랜지스터(p1)의 드레인 단자는 제1전류 미러(c1)의 입력에 연결되고, 상기 전류 미러(c1)는 두 전류 출력을 가진 제2전류 미러(c2)의 입력에 연결된 출력을 가지며, 상기 제2전류 미러(c2)의 제1출력 트랜지스터는 상기 제2푸시풀 출력 트랜지스터(pa)로 작동하고, 상기 제2전류 미러(c2)의 제2출력 트랜지스터(p2)는 상기 제2트랜지스터(p1)의 소오스 단자에 전류 소오스를 공급하여 상기 보상회로(k)의 출력 단자를 형성하며, 상기 일정한 전류 소오스(q)는 상기 제2전류 미러(c2)와 동일한 채널 전도 형태로 구성되고, 상기 기준 전압 소오스의 입력 단자가 제2트랜지스터(p1)의 소오스 단자에 연결되는 것을 특징으로 하는 CMOS출력단.
제2항에 있어서, 상기 일정한 전류 소오스(q)의 출력 전류가 상기 제2전류 미러(c2)의 상기 제2출력 트랜지스터(p2)의 정동작 전류와 같으므로 상기 제1전류 미러(c1)의 정동작 출력 전류는 제1비값을 가지며, 제1 및 제2푸시풀 출력 트랜지스터(n1,pa)를 통과하는 정동작 전류는 제2비값을 가진 것을 특징으로 하는 CMOS출력단.
제2항에 있어서, 상보형 트랜지스터쌍(kt)의 제1 및 제2트랜지스터(n1, p1)는 각각 p채널 형태와 n채널 형태로 구성되는 것을 특징으로 하는 CMOS출력단.
제1항 내지 제4항중 어느 한 항에 따른 CMOS출력단을 이용하는 가변 상호 콘덕런스 증폭기에 있어서, 구동전위(ud)로서, 진폭이 제어될 전압 신호가 제어 라인(st)을 따라 인가되고, 기준 전압 소오스(pd, ud)의 입력 단자에는 일정한 전류(ik) 대신에 가변 제어 전류(iv)가 공급되며, 가변 제어 전류(iv)의 값고 상호 콘덕턴스 값이 조절되는 것을 특징으로 하는 가변 상호 콘덕턴스 증폭기.
제2항에 따른 CMOS출력단(k)을 구비하는 CMOS차동 증폭기에 있어서, 입력단(d)는 그의 소오스 단자를 지나 상호 접소된 차동 증폭기 트랜지스터 쌍(tp)을 구비하는 차동 입력단이며, 공통 소오스 단자에는 입력 전류 소오스(eq)가 공급되고, 차동 증폭기 트랜지스터 쌍(tp)의 드레인 단자는 활동 로드로서 작동하는 전류 미러(ec)를 지나 함께 연결되며, 활동 로드의 출력은 CMOS출력단(k)에 대한 구동 전위(ud)로 작동하는 것을 특징으로 하는 CMOS 차동 증폭기.
제6항에 있어서, 상기 차동 증폭기 트랜지스터 쌍(tp)과 동일한 전도 형태의 캐스코우드 트랜지스터는 차동 증폭기 트랜지스터 쌍(tp)의 각 드레인 단자와 활동 로드의 각 단자 사이에 연결되며, 캐스 코우드 트랜지스터의 노드(v)는 구동 전위(ud)를 제공하고 상기 캐스 코우드 트랜지스터에 연결된 차동 증폭기 트랜지스터 쌍(tp)의 드레인 단자는 직접 MOS캐패시터(c)를 통해 CMOS출력단(k)의 출력단자(Vo)에 연결되는 것을 특징으로 하는 CMOS 차동 증폭기.
제7항에 있어서, 상기 차동 증폭기 트랜지스터 쌍(tp)은 두 동일한 p채널 트랜지스터로 구성되는 것을 특징으로 하는 CMOS 차동 증폭기.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.