KR910019251A - 반도체장치 및 그 제조방법에 병행하여 해당장치를 사용한 프래쉬 제어장치 - Google Patents
반도체장치 및 그 제조방법에 병행하여 해당장치를 사용한 프래쉬 제어장치 Download PDFInfo
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Abstract
Description
Claims (4)
- 제 1, 제 2주면을 가지는 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 제 1 주면상에 형성된 제 2 도전형의 제 2 반도체층과, 상기 제 2 반도체층의 표면에 선택적으로 형성된 비교적 낮은 제 1 불순물농도를 가지는 제 1 도전형의 제 1 반도체영역과, 상기 제 1 반도체영역에 인접하여 상기 제 2 반도체층의 표면에 선택적으로 형성된 비교적 높은 제 2 불순물농도를 가지는 제 1 도전형의 제 2 반도체영역과, 상기 제 1 반도체영역의 표면이 적어도 일부에 형성된 제2 도전형의 제 3 반도체영역과, 상기 제 2 반도체영역의 표면에 상기 제 1 반도체영역으로부터 떨어져서 선택적으로 형성된 제2도전형의 제4반도체영역과를 구비하고, 상기 제3, 제4반도체영역간의 표면부분은 채널로서 규정되고,상기 채널상에 형성된 게이트절연막과, 상기 게이트 절연막상에 형성된 게이트전극과, 상기 제2, 제4반도체영역상에 걸쳐서 형성된 제1주전극과, 상기 제1반도체층의 제2주면상에 형성된 제2주전극과를 다시금 구비하고, 상기제1불순물농도는 오프시에 상기 제 1, 제 2 주전극간에 실사용전압이 인가된 상태에서 상기 제 1 반도체영역이 완전하게 공핍화하는 값으로 설정되고, 상기 제 2 불순물농도는 상기 채널의 스레숄드전압이 인한 스먼트모드의 소정치로 되는 값으로 설정되는 반도체장치.
- 제 1, 제 2 주면을 가지는 제 1 도전형의 제 1 반도체층을 준비하는 공정과, 상기 제 1 반도체층의 제 1 주면상에 제 2 도전형의 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층의 표면에 비교적 낮은 제 1 불순물농도를 가지는 제 1 도전형의 제 1 반도체영역을 선택적으로 형성하는 공정과, 상기 제 1 반도체영역에 인접하여 상기 제 2 반도체층의 표면에 비교적 높은 제 2 불순물농도를 가지는 제 1 도전층의 제 2 반도체영역을 선택적으로 형성하는 공정과, 상기 제 1 반도체영역의 표면이 적어도 일부에 제 2 도전형의 제 3 반도체영역을 형성하는 공정과, 상기 제 2 반도체영역의 표면에 상기 제 1 반도체영역으로부터 떨어져서 제 2 도전형의 제 4 반도체영역을 선택적으로 형성하는 공정과를 구비하고, 상기 제 3, 제 4 반도체영역간의 표면부분은 채널로서 규정되고, 상기 채널상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 게이트전극을 형성하는 공정과, 상기 제 2 , 제 4 반도체 영역상에 걸쳐서 제 1 주전극을 형성하는 공정과, 상기 제 1 반도체층이 제 2 주면상에 제 2 주전극을 형성하는 공정과를 다시금 구비하고, 상기 제 1 불순물농도는 오프시에 상기 제 1, 제 2 주전극간에 실사용전압이 인가된 상태에서 상기 제 1 반도체영역이 완전하게 공핍화하는 값으로 설정되이고, 상기 제 2 불순물농도는 상기 채널의 스레숄드전압이 인한스먼트모드의 소정치로 되는 값으로 설정되는 반도체장치의 제조방법.
- 제1, 제2 의 고압전원단자와, 상기 제 1, 제 2 의 고압전원단자간에 접속된 철광에너지 측적용 컨덴서와, 상기 제1, 제2 의 고압전원단자간에 접속된 첨광방전관과 스위치 소자와의 직렬접속체와, 상기 첨광방정전곤에 접속되고, 첨광방전의 개시에 즈음하여 상기 첨광방전관을 트리거하는 트리거회로와를 구비하고, 상기 스위치소자는 캐스코드 접속된 사이리스터소자와 MOSFET와가 1칩상에 형성되어서 이루어지는 프래쉬 제어장치.
- 상기 스위치소자로서 제1항의 반도체장치를 사용한 제3항의 프래쉬 제어장치.※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
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