KR910013271A - 반도체 집적회로 - Google Patents

Abstract

내용 없음.

Description

반도체 집적회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 일실시예에 관한 캐쉬메모리 장치의 블럭도,

제2도는 제1도의 캐쉬메모리 장치를 이용한 일예의 시스템 구성도,

제3도는 제2도에서 나타난 시스템 구성도에 있어서 일실시예를 나타내는 도면.

Claims (18)

1. 단일 반도체 칩상에 형성된 반도체 메모리에 있어서, 데이타가 공급되는 복수의 입출력단자와, 데이타를 저장하기 위한 메모리수단과, 동작결정신호를 발생하는 동작결정수단 및 그리고 상기 복수의 입출력단자, 메모리 수단, 동작결정수단에 접속된 인터페이스수단을 구비하고, 상기 인터페이스수단은 상기 동작결정신호에 따라서 적어도 상기 복수의 입출력단자에서 상기 메모리수단에 데이타를 공급하는 동작 및 상기 메모리수단에서 상기 복수의 입출력단자에 데이타를 공급하는 동작을 포함하여 복수의 동작의 어느쪽인가 하나의 동작을 실행하게 상기 동작결정수단에 의해 제어되도록 한 반도체 메모리.
2. 청구범위 제1항에 있어서, 상기 동작결정수단은, 상기 인터페이스수단의 동작을 결정하기 위한 정보를 보지 하기 위한 기억수단을 포함하고, 상기 정보는 상기 인터페이스 수단에서 공급된 것에 의해 써 넣어지도록 한 반도체 메모리.
3. 청구범위 제2항에 있어서, 상기 동작결정수단은, 상기 복수의 입출력단자의 한쪽의 단자군에서 다른 쪽의 단자군에 데이타를 공급하게 상기 인터페이스 수단을 제어하다록 한 반도체 메모리.
4. 청구범위 제3항에 있어서, 상기 인터페이스 수단은, 상기 한쪽의 입출력단자군에 접속된 제1입출력회로와 상기 다른쪽의 입출력군에 접속된 제2 입출력회로를 포함하도록 한 반도체 메모리.
5. 청구범위 제4항에 있어서, 상기 인터페이스수단은 상기 제1 및 제2입출력 회로를 접속해서, 데이타의 전송을 행하기 위한 바이패스수단을 포함하도록 한 반도체 메모리.
6. 단일의 반도체 칩상에 형성된 캐쉬메모리에 있어서, 제1정보에 따라서 태그데이타를 출력하기 위한 디렉토리메모리와, 상기 디렉토리메모리에서 출력된 태그데이타와 제2정보를 비교해서 그 비교결과를 출력하는 비교수단과, 상기 비교수단에서 출력된 신호에 응답해서 선택적으로 데이타를 출력하는 데이타 메모리와, 상기 제1 및 제2정로 이루어진 제3정보와 상기 데이타가 공급되는 복수의 입출력단자와, 동작결정신호를 발생하는 동작결정 수단과, 그리고 상기 복수의 입출력단자, 디렉토리메모리, 비교수단, 데이타메모리, 동작결정 수단에 접속된 인터페이스수단을 구비하고, 상기 인터페이스수단은, 상기 동작결정신호에 따라서 적어도 상기 복수의 입출력단자에서 상기 데이타메모리에 상기 데이타를 공급하는 동작 및 상기 데이타메모리에서 상기 복수의 입출력단자에 상기 데이타를 공급하는 동작을 포함하는 복수의 동작중의 어느쪽인가의 한쪽의 동작을 실행하게 상기 동작결정 수단에 의해 제어되도록 한 반도체 메모리.
7. 청구범위 제6항에 있어서, 상기 동작결정회로는, 상기 인터페이수단의 동작을 결정하기 위한 정보를 보지하기 위한 기억수단을 포함하고, 그 정보는 상기 인터페이스수단에서 공급된 것에 의해 써 넣어지도록 한 반도체 메모리.
8. 청구범위 제7항에 있어서, 상기 동작결정수단은, 상기 복수의 입출력단자의 한쪽의 단자군에 다른쪽의 단자군으로 상기 제3정보를 공급하게 상기 인터페이스수단을 제어하도록 한 반도체 메모리.
9. 청구범위 제8항에 있어서, 상기 입출력수단은, 상기 한쪽의 입출력단자군에 접속된 제1 입출력회로와 상기 다른쪽의 입출력단자군에 접속된 제2입출력회로를 포함하도록 한 반도체 메모리.
10. 청구범위 제9항에 있어서, 상기 인터페이스수단은, 상기 제1 및 제2입출력회로를 결합하고, 상기 제3정보와 데이터의 전송을 행하기 위한 바이패스수단을 포함하도록 한 반도체 메모리.
11. 마이크로프로세서와, 상기 마이크로프로세서에 접속된 제1버스수단과, 데이타를 저장하기 위한 제1메모리 수단과, 상기 메모리에 접속된 제2버스수단과, 상기 제1버스와 제2버스수단에 접속된 캐쉬메모리수단을 구비한 마이크로컴퓨터시스템에 있어서, 상기 캐쉬메모리 수단은, 제1정보에 따라서 태그 데이타를 출력하기 위한 디렉토리메모리와, 상기 디렉토리메모리에서 출력된 태그데이타와 제2정보를 비교해서 일치/불일치의 어느쪽인가 한쪽의 신호를 출력하는 비교수단과, 상기 제1메모리수단이 저장하고 있는 데이타의 일부를 저장하고, 상기 비교수단에서 출력된 상기 일치신호에 응답해서 데이타를 출력하는 데이타메모리와 상기 제1 및 제2정보로 이루어진 제3정보와 상기 데이타가 공급된 복수의 제1입출력단자와, 상기 제1 및 제2정보로 이루어진 제3정보와 상기 데이타가 공급된 복수의 제2입출력단자와, 동작결정신호를 발생하는 동작결정수단 및 그리고 상기 복수의 제1 및 제2 입출력단자, 디렉토리메모리, 데이타메모리, 비교수단, 동작결정수단에 접속되는 인터페이스수단을 구비하고, 상기 인터페이스수단은, 동작결정신호에 따라서, 상기 복수의 제1입출력단자를 경유하여 제1버스수단에 접속되고, 상기 복수의 제2입출력단자를 경유하여 제2버스수단에 접속되도록 한 반도체 메모리.
12. 청구범위 제11항에 있어서, 상기 동작결정회로는, 상기 인터페이스수단의 동작을 결정하기 위한 정보를 보지하기 위한 기억수단을 포함하고, 그 정보는 상기 인터페이스 수단에서 공급된 것에 의해 써 넣어지도록 한 반도체 메모리.
13. 청구범위 제12항에 있어서, 상기 동작결정수단은, 상기 비교수단이 일치신호를 출력할 때, 상기 복수의 제1입출력단자에서 제2입출력단자로 상기 제3정보를 공급하게 상기 인터페이스 수단을 제어하도록 한 반도체 메모리.
14. 청구범위 제 13항에 있어서, 상기 입출력 수단은, 상기 제1입출력단자군에 접속된 제1입출력회로와 상기 제2입출력단자군에 접속된 제2입출력회로를 포함하도록 한 반도체 메모리.
15. 청구범위 제14항에 있어서, 상기 인터페이스 수단은, 상기 제1 및 제2입출력회로를 결합하고, 상기 제3정보와 데이타의 전송을 행하기 위한 바이패스수단을 포함하도록 한 반도체 메모리.
16. 마이크로프로세서와 데이타를 저장위한 제1메모리수단과, 캐쉬메모리수단과, 상기 마이크로프로세서, 메모리수단 및 캐쉬메모리수단에 접속된 버스수단을 구비한 마이크로컴퓨터 시스템에 있어서, 상기 캐쉬메모리수단은, 제1정보에 따라서 태그데이타를 출력하기 위한 디렉터리메모리와, 상기 디렉토리메모리에서 출력된 태그데이타와 제2 정보를 비교하여 일치/불일치의 어느쪽인가 한쪽의 신호를 출력하는 비교수단과, 상기 메모리수단이 저장하고 있는 데이타의 일부를 저장하고, 상기 비교수단에서 출력된 상기 일치신호에 응답해서 데이타를 출력하는 데이타 메모리; 상기 제1 및 제2정보로 이루어진 제3정보와 상기 데이타가 공급되는 복수의 제1입출력단자와, 상기 제1 및 제2정보로 이루어진 제3정보와 상기 데이타가 공급되는 복수의 제2입출력단자; 동작결정신호를 발생하는 동작결정수단과, 그리고 상기 복수의 제1 및 제2입출력단자, 디렉톨리메모리, 데이타메모리 비교수단, 동작결정수단에 접속된 인터페이스수단을 구비하고, 상기 인터페이스수단은, 동작결정신호에 따라서, 상기 복수의 제1 및 제2입출력단자를 경유하여 상기 버스수단에 접속되도록 한 반도체 메모리.
17. 청구범위 제16항에 있어서, 상기한 동작결정회로는 상기 인터페이스 수단의 동작을 결정하기 위한 정보를 보지하기위한 기억수단을 포함하고, 그 정보는 상기 인터페이스수단에서 공급됨에 의해 써 넣어지도록 한 반도체 메모리.
18. 청구범위 제17항에 있어서, 상기 인터페이스 수단은, 상기 제1입출력단자군에 접속된 제1입출력회로와, 상기 제2입출력단자군에 접속되는 제2입출력회로를 포함하도록 한 반도체 메모리.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.