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KR910012905A - 그레이 코드화된(gray coded) 몫 비트 신호들을 이용하는 SRT 제산 방법 및 장치 - Google Patents

그레이 코드화된(gray coded) 몫 비트 신호들을 이용하는 SRT 제산 방법 및 장치 Download PDF

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KR910012905A
KR910012905A KR1019900019770A KR900019770A KR910012905A KR 910012905 A KR910012905 A KR 910012905A KR 1019900019770 A KR1019900019770 A KR 1019900019770A KR 900019770 A KR900019770 A KR 900019770A KR 910012905 A KR910012905 A KR 910012905A
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KR
South Korea
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signal
bit
quotient
generating
jet
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Application number
KR1019900019770A
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English (en)
Inventor
아브논 드소르
그린펠드 즈비
바이다취 야이르
유발 기데온
Original Assignee
존 지.웨브
내쇼날 세미컨덕터 코포레이션
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Publication date
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Abstract

내용 없음.

Description

그레이 코드화된(gray coded) 몫 비트 신호들을 이용하는 SRT 제산 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 구체화하는 SRT 제산 회로의 바람직한 실시예의 블럭 다이어그램.
제2도는 제1도의 회로중에 있는 2개의 제산기 블럭 유니트중 하나의 바람직한 실시예의 블럭 다이어그램.

Claims (17)

  1. (a)최소한 2개의 그레이 코드화된 비트를 포함하는 젯수 신호 및 피젯수 신호로부터 그레이 코드화된 몫 비트 신호들을 반복적으로 발생시키는 단계 및, (b)그레이 코드화된 몫 비트 신호들을 최종의 몫 신호를 발생시키는데 사용하도록 디코딩하는 단계를 포하마는 SRT제산 실행 방법.
  2. 제1항에 있어서, 매 사이클은 제1단계와 제2단계를 포함하며, 단계(a)는, 매 반복 사이클의 각각의 단계중에 2비트 몫 신호 및 그 2비트 몫 신호에 대한 부호 신호를 발생시키는 단계를 포함하는 방법.
  3. 제1항에 있어서, 매 반복 사이클은 제1단계와 제2단계를 포함하고, 단계(a)는, (a)2개의 몫 크기 비트 및 부호 비트를 포함하는 제1의 복수 비트 몫 신호, 제1부분 나머지 합신호 및 제1의 부분 나머지 올림수 신호를 매 반복 사이클의 제1단계중에 발생시키는 단계 및, 2개의 크기 비트와 부호 비트를 포함하는 제2의 복수 비트 몫 신호, 제2의 부분 나머지 합 신호 및 제2의 부분 나머지 올림수 신호를 매 반복 사이클의 제2단계중에 발생시키는 단계를 포함하는 방법.
  4. 제3항에 있어서, 단계(a)가, 초기화 신호 존재시에는 피젯수 신호를 표시하고, 초기화 신호가 없는 경우에는 제2부분 나머지 합 신호 및 제2부분 나머지 올림수 신호를 표시하는 멀티플렉스된 신호를 발생시키는 단계, 젯수 신호와 멀티플렉스된 신호에 응답하여 제1의 복수 비트 몫 신호를 발생시키는 단계, 젯수 신호, 젯수 배수 신호 및 제1의 복수 비트 몫 신호에 응답하여 젯수 신호의 예비 계산 배수를 선택하는 단계 및, 멀터플렉스된 신호 및 젯수 신호의 선택된 예비 계산배수에 응답하여 제1의 부분 나머지 합 신호와 제1의 부분 나머지 올림수 신호를 발생시키는 단계를 포함하는 방법.
  5. 제1항에 있어서, 젯수 신호가 56비트 신호이고, 피젯수 신호가 56비트 신호이며, 배정도(倍精度)모드에 있어서 최소한 56개의 그레이 코드화된 몫 비트 신호들을 발생 시키기 위하여 단계(b)중에 최소한 14회의 반복 사이클이 수행되는 방법.
  6. 제1항에 있어서, 젯수 신호는 56비트 신호이고, 피젯수 신호는 56비트 신호이며, 단일 정밀도 모드에 있어서 최소한 28개의 그레이 코드화된 몫 비트 신호들을 발생시키기 위하여 단계(b)중에 최소7회의 반복 사이클이 실행되는 방법.
  7. 제1항에 있어서, 디코드된 몫 비트 신호들은 부(負)의 몫 비트 신호와 정(正)의 몫 비트 신호를 포함하며, (c)정의 몫 비트 신호들을 연결하고, 부의 몫 비트 신호들을 연결하고, 연결된 정의 몫 비트 신호로부터 연결된 부의 몫 비트 신호들을 뺌으로써 최종 몫 신호를 발생시키는 단계를 또한 포함하는 방법.
  8. 제7항에 있어서, 최종 반복 사이클에서 발생된 제2의 부분 나머지 올림수 신호 및 최종 반복 사이클에서 발생된 제2의 부분 나머지 합 신호로부터 스티키(sticky) 비트를 발생시키는 단계, 최조의 몫 신호의 2개의 최하위 비트들을 가드(Guard) 비트 및 라운드(Round)비트로서 인식하는 단계 및, 최종 몫 신호를 라운드 및 정규화하기 위하여 가드 비트, 라운드 비트 및 스티키 비트를 채용하는 단계를 포함하는 방법.
  9. 제1항에 있어서, 젯수 신호의 2개의 최상위 비트가 그레이 코드되는 방법.
  10. 최소 2개의 그레이 코드화된 비트를 포함하는 젯수 신호와 피젯수 신호로부터 그레이 코드화된 몫 비트 신호들을 반복적으로 발생시키는 수단 및, 그레이 코드화된 몫 비트 신호를 최종 몫을 발생시키는데 사용하도록 디코딩하는 수단을 포함하는 SRT 제산 실행 장치.
  11. 제10항에 있어서, 상기 몫 비트 신호 발생 수단이, 매 반복 사이클의 제1단계중에 제1의 복수 비트 몫 신호를 발생시키는 제1의 제산기 블럭 회로 및, 매 반복 사이클의 제2단계중에 제2복수 비트 몫 신호를 발생시키는 제2의 제산기 블럭 히로를 포함하는 회로.
  12. 제11항에 있어서, 제1의 제산기 블럭은 매 제1단계중에 제1의 부분 나머지 합 신호 및 제1부분 나머지 올림수 신호를 발생시키는 수단을 포함하고, 제1의 복수 비트 몫 신호는 2개의 몫 크기 비트 및 부호 비트를 포함하고, 제2의 제산기 블럭은 매 제2단계중에 제2의 부분 나머지 합 신호 및 제2의 부분 나머지 올림수 신호를 발생시키는 수단을 포함하며, 제2의 복수 비트 몫 신호는 2개의 몫 크기 비트 및 부호 비트를 포함하는 장치.
  13. 제12항에 있어서, 젯수 신호가 56비트 신호이고, 피젯수 신호가 56비트 신호이며, 몫 비트 신호 발생 수단은 최소한 56개의 몫 크기 비트를 발생시키도록 배정도 모드로서 최소한 14회 반복 사이클을 수행하는 장치.
  14. 제12항에 있어서, 젯수 신호가 56비트 신호이고, 피젯수 신호가 56비트 신호이며, 몫 비트 신호 발생 수단은 최소한 28개의 몫 크기 비트를 발생시키기 위하여 단일 정밀도 모드로서 최소한 7회 반복 사이클을 수행하는 장치.
  15. 제12항에 있어서, 제1제산기 블럭 회로와 제2의 제산기 블럭 회로 사이에 연결되어, 피젯수 신호, 제2의 부분 나머지 합 신호 및 제2의 부분 나머지 올림수 신호를 수신하고, 초기화 신호에 응답하여 피젯수 신호를 표명하고, 초기화 신호가 없으면 제2의 부분 나머지 합 신호 및 제2의 부분 나머지 올림수 신호를 표명하는 멀티플렉싱 수단을 또한 포함하는 장치.
  16. 제15항에 있어서, 제1제산기 블럭과 제2제산기 블럭은 또한 젯수 배수 신호를 수신하며, 제1의 제산기 블럭회로는, 젯수 신호 및 멀티플렉싱 수단의 출력에 응답하여 제1의 복수 비트 몫 신호를 발생시키는 몫 예측 유니트, 젯수 신호, 젯수 배수 신호 및 제1의 복수 비트 몫 신호에 응답하여 미리 계산된 젯수 배수 신호를 발생시키는 젯수 배수 선택기 및, 멀티플렉싱 수단의 출력과 미리 계산된 젯수 배수 신호를 수신하고, 멀티플렉싱 수단의 출력 및 미리 계산된 젯수 배수 신호에 응답하여 제1의 부분 나머지 합 신호 및 제1의 부분 나머지 올림수 신호를 발생시키는 부분 나머지 가산기 회로를 포함하는 장치.
  17. 제10항에 있어서, 젯수 신호의 2개의 최상위 비트를 그레이 코딩하는 수단을 또한 포함하는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900019770A 1989-12-04 1990-12-03 그레이 코드화된(gray coded) 몫 비트 신호들을 이용하는 SRT 제산 방법 및 장치 KR910012905A (ko)

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US07/449,366 US5103420A (en) 1989-12-04 1989-12-04 Method and apparatus for srt division using gray coded quotient bit signals
US449366 1989-12-04

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237525A (en) * 1992-06-01 1993-08-17 Motorola, Inc. In a data processor an SRT divider having a negative divisor sticky detection circuit
US5272660A (en) * 1992-06-01 1993-12-21 Motorola, Inc. Method and apparatus for performing integer and floating point division using a single SRT divider in a data processor
US9763657B2 (en) 2010-07-21 2017-09-19 Mitraltech Ltd. Techniques for percutaneous mitral valve replacement and sealing
US9879528B2 (en) 2015-12-15 2018-01-30 Extensive Energy Technologies Partnership Solenoid actuator for mud pulse telemetry
CN118170344B (zh) * 2024-05-13 2024-07-23 青岛本原微电子有限公司 一种处理器多功能定点除法计算装置及方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60101640A (ja) * 1983-11-07 1985-06-05 Hitachi Ltd １０進除算装置
CA1231455A (en) * 1984-04-09 1988-01-12 Masayuki Ikeda Nonrestoring divider
US4939686A (en) * 1987-05-18 1990-07-03 Weitek Corporation Method and apparatus for shared radix 4 division and radix 4 square root

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Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19901203

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WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid