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KR910009907B1 - 제어프로그램 분할을 이용한 데이타 메모리 제어 시스템 - Google Patents

제어프로그램 분할을 이용한 데이타 메모리 제어 시스템 Download PDF

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KR910009907B1
KR910009907B1 KR1019890017700A KR890017700A KR910009907B1 KR 910009907 B1 KR910009907 B1 KR 910009907B1 KR 1019890017700 A KR1019890017700 A KR 1019890017700A KR 890017700 A KR890017700 A KR 890017700A KR 910009907 B1 KR910009907 B1 KR 910009907B1
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data memory
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어준선
Original Assignee
현대전자산업 주식회사
정몽헌
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Abstract

내용 없음.

Description

제어프로그램 분할을 이용한 데이터 메모리 제어 시스템
제1도는 종래의 메모리 맵핑(Memory Mapping)방법을 이용한 제어시스템.
제2도는 본 발명에 의한 프로그램 분리영역 표시도.
제3도는 본 발명의 전체 구성도.
제4도는 마이크로 프로세서의 명령어 페취(FETCH) 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11,31 : 마이크로 프로세서 15,32,33 : 디코더
35 : 래치회로 13,14,36 : 램(RAM)
12 : 롬(ROM) 34,37 : AND게이트
본 발명은 데이터 메모리(RAM)의 확장에 대한 것으로, 특히 제어프로그램의 적절한 분할을 통해서 프로그램 메모리(ROM)의 영역을 나누어 데이터 메모리(RAM)영역을 확장하는 데이터 메모리 제어시스템에 관한 것이다.
제1도에 표시된 것과 같이 종래의 메모리 맵핑(MEMORY MAPPING)방법을 이용하여 구성한 제어시스템은 아래와 같은 문제점이 있었다.
예를들어 8bit 마이크로 프로세서(어드레스 버스가 A0-A15 이하면)를 사용하여 구성할 경우에 16진수로 표시하면(216=64Kbytes) 0000H-FFFFH까지의 영역내에서 모든 메모리의 크기와 영역을 할당하게 된다. 제1도에서 프로그램 메모리(12)에 0000H-7FFFH(32Kbytes)를 할당하고, 데이터 메모리(13,14)에 나머지 영역 800H-FFFFH(30Kbytes)를 할당했다고 하면, 추가적인 IC를 쓰지 않고서는 데이터 메모리의 영역을 32Kbytes 이상 확장시킬 수 없는 한계를 가지고 있다.
이와 같이 어드레스 신호(Ai)를 디코딩(decoding)하여 메모리에 할당되어진 어드레스 영역은 중복하여 다른 메모리에 할당할 수가 없음으로 해서 종래의 메모리 할당기술은 마이크로 프로세서(11)의 어드레스 버스의 개수에 의해 메모리 영역이 제한되어지는 문제점을 안고 있었다.
그리하여 종래의 한계를 극복하기 위해, 추가적인 IC와 마이크로세서의 포트 또는 제어신호를 함께 이용하여 확장시키는 방법이 있으나 이것은 경제적인 부담과 제어신호를 또하나 추가해야 된다는 결점이 있었다.
본 발명은 상기 문제점을 배제하기 위해 안출한 것으로서, 제어 프로그램이 들어있는 프로그램 메모리(ROM)영역을 적절히 분할하고, 여기서 얻어지는 어드레스 신호를 이용하여 데이터 메모리 제어신호를 추가함으로써, 어드레스 버스의 개수에 의해 제한되는 데이터 메모리 영역을 필요한 만큼 확장시키는 데이터 메모리 제어 시스템을 제공함에 본 발명의 목적을 두고 있다.
본 발명은 상기 목적을 달성하기 위하여, 마이크로 프로세서와, 상기 마이크로 프로세서에 연결되어 메모리 선택신호를 출력하는 제1디코딩 수단과, 상기 마이크로 프로세서 및 상기 제1디코딩 수단에 연결된 제1논리곱 수단과, 상기 마이크로 프로세서에 어드레스버스로 연결되어 있고 상기 제1논리곱 수단을 통해 제어신호를 받아 어드레스 데이터를 입력하고 저장하는 래치수단과, 상기 래치수단에 연결된 제2디코딩수단과, 상기 제1 및 제2디코딩수단에 연결된 제2논리곱수단과, 상기 제2논리곱수단에 연결되어 칩선택신호를 입력하는 데이터 메모리 수단으로 구성함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 고안의 일실시예를 상세히 설명한다.
제2도는 본 발명에 의한 프로그램 영역 분리표시도로서, 도면에 도시한 바와 같이 제어프로그램을 i개의 부분으로 나누어 프로그램 메모리(ROM)에 배치하면 i개의 데이터 메모리를 중복하여 같은 영역에 할당할 수 있으므로 데이터 메모리(RAM)의 영역이 또다른 메모리 IC의 추가없이 i배로 확장된다.
즉, 도면에서 어드레스 버스의 예와 같이 프로그램 제1부분(SW1)과 프로그램 제i부분(SWi)은 어드레스 버스 앞부분의 두 개의 번지에 의해 구별가능하다. 이 두 개의 어드레스 신호를 이용하여 복수의 데이터 메모리(RAM)를 구성하여 프로그램 제1부분(SW1)이 수행 중일때는 데이터 메모리(RAM1)가 선택되게 하고 프로그램 제1부분(SWi)부분이 선택되게 하여 추가적인 메모리 영역의 설정없이도 똑같은 크기의 데이터 메모리를 똑같은 영역에 할당할 수 있는 방법이 생김으로써 종래의 한계를 극복하였다.
제3도는 본 발명의 전체 구성도로서, 도면에 도시한 바와 같이 마이크로 프로세서(31), 디코더(32,33), 래치회로(35), AND게이트(34,37) 및 데이터 메모리(36)로 구성되어 있다.
제2도에서 설명한 바와 같이 어드레스 신호(Ai,Ah,Ag)로 프로그램영역(SW1-SWi)이 구별이 가능함을 본도에 적용하면, 마이크로 프로세서(31)가 프로그램을 수행하기 위해 프로그램 메모리(ROM)에 있는 내용을 읽어올 때 액티브(Active)시키는 프로그램 메모리 읽기 신호(
Figure kpo00001
) 및 메모리 요구신호(
Figure kpo00002
)와, 마이크로 프로세서(31)에 연결된 디코더(32)로부터 출력되는 프로그램 메모리 선택신호(
Figure kpo00003
)가 동시에 액티브(Active:′로우′레벨)될 경우에 AND게이트(34)의 출력이 래치회로(35)에 인가되어 래치 인에이블 되도록 하며, 마이크로 프로세서(31)에 어드레스 버스를 통해 연결된 래치회로가 어드레스 버스에 실려있는 프로그램 메모리의 어드레스가 래치회로(35)에 저장 가능하도록 하고 프로그램 메모리를 액세스(Access)하지 않을 경우에는 래치회로(5)의 인에이블단자(
Figure kpo00004
)를 ′하이′로 하여 래치 불가능 상태로 한다.
그리고 래치 출력단자는 ′로우′로 묶어서 항상 출력가능 상태로 한다. 그 다음에 제어프로그램 분리에 의해 생긴 어드레스 신호(Ai,Ah,Ag)를 디코더(33)로서 나누어 각각의 나눈 제어프로그램이 수행될 때 각각에 대응되는 데이터 메모리(RAM)들에 지금 실행하고 있는 영역의 프로그램에 해당되는 데이터 메모리(RAM1,RAM2,…RAMi)만 선택되도록 램선택신호(
Figure kpo00005
)와 디코더 출력을 AND게이트(37)로 논리곱하여 각각의 데이터 메모리(RAM1,RAM2,…RAMi)의 칩선택 단자(
Figure kpo00006
)에 가한다.
그리고 데이터 메모리(RAM1,RAM2,…RAMi)는 프로그램 메모리에 있는 어느 특정한 영역의 제어 프로그램이 수행될때만 독립적으로 쓸 수 있으므로 이것을 해결하기 위해 서로의 프로그램간의 통신을 위한 공통의 데이터 메모리 영역으로서 데이터 메모리(RAMj)를 하나 추가하여 소프트 웨어를 분리함에서 오는 각 프로그램간의 고립을 제거하였다.
제4도는 마이크로 프로세서의 명령어 페취(FETCH) 타이미도로서 (a)는 어드레스 버스에 실리는 어드레스 신호이고, (b)는 마이크로 프로세서의 메모리 요구신호(
Figure kpo00007
)이고, (c)는 메모리 읽기 신호(RD)이며, 시간 t는 래치가능 시간을 나타낸다.
상술한 바와 같은 본 발명은 제3도에서 보인 바와 같이 각각 나누어지니 프로그램에서 공통적으로 제어할 수 있는 데이터 메모리(RAMj)와 독자적으로만 쓸 수 있는 데이터 메모리(RAM1,RAM2,…RAMi)로 구성되어 있다.
즉, 같은 어드레스 번지를 가진 데이터 메모리(RAM1,RAM2,…RAMi)를 여러개 같은 영역에 할당할 수 이는 방법으로 구성되어 있으므로 한정된 어드레스 번지내에서 필요한 만큼의 확장을 가능하게 함으로써 제어 시스템의 데이터 메모리 부분의 융통성을 확보하게 된다. 또한 분리된 각각의 프로그램별로 독립적으로 쓸 수 있는 데이터 메모리를(RAM1,RAM2,…RAMi)갖게 되므로 각각의 프로그램의 실수로 인한 다른 영역의 데이터 메모리로의 영향을 메모리 분리에 의해서 최소화 시킴으로써 제어시스템의 안정성을 향상시킬 수 있는 효과도 가지게 된다.

Claims (5)

  1. 마이크로 프로세서(31)와, 상기 마이크로 프로세서(31)에 연결되어 메모리 선택신호를 출력하는 제1디코딩 수단(32)과, 상기 마이크로 프로세서(31) 및 상기 제1디코딩 수단(32)에 연결된 제1논리곱 수단(34)과, 상기 마이크로 프로세서(31)에 어드레스 버스로 연결되어 있고 상기 제1논리곱수단(34)을 통해 제어신호(
    Figure kpo00008
    )를 받아 어드레스 데이터를 입력하고 저장하는 래치수단(35)과, 상기 래치수단(35)에 연결된 제2디코딩수단(33)과, 상기 제1 및 제2디코딩 수단(32,33)에 연결된 제2논리곱수단(37)과, 상기 제2논리곱수단(37)에 연결되어 칩선택신호(
    Figure kpo00009
    )를 입력하는 데이터 메모리수단(36)으로 구성됨을 특징으로 하는 제어프로그램 분할을 이용한 데이터 메모리 제어시스템.
  2. 제1항에 있어서, 상기 데이터 메모리 수단(36)은 프로그램 메모리(ROM)의 특정 영역의 제어프로그램이 수행될 때만 독립적으로 동작되는 데이터 메모리(RAM1,RAM2,…RAMi)와 상기 제어 프로그램 상호간의 통신을 위해 공통적으로 사용되는 1개의 데이터 메모리(RAMj)로 구성됨을 특징으로 하는 제어프로그램 분할을 이용한 데이터 메모리 제어시스템.
  3. 제1항 또는 제2항에 있어서, 상기 데이터 메모리(RAM1,RAM2,…RAMi)는 같은 어드레스 영역에 중첩시킴으로써 데이터 메모리 영역을 확장함을 특징으로 하는 제어 프로그램 분할을 이용한 데이터 메모리 제어시스템.
  4. 제1항에 있어서, 상기 제1논리곱수단(34)는 마이크로 프로세서(31)로부터의 메모리 요구신호(
    Figure kpo00010
    ) 및 메모리 읽기 신호(
    Figure kpo00011
    )와 제1디코더(32)로부터의 프로그램 메모리 선택신호(
    Figure kpo00012
    )를 논리곱(AND)하여 어드레스 버스의 신호를 제어하는 래치수단(35)의 제어단자(
    Figure kpo00013
    )에 인가함을 특징으로 하는 제어프로그램 분할을 이용한 데이터 메모리 제어시스템.
  5. 제1항에 있어서, 상기 제2논리곱 수단(37)은 데이터 메모리(RAM1,RAM2,…RAMi) 각각에 AND게이트(37a,37b,…37n)를 할당하여 구성하고 제1디코딩 수단(33)을 통해 본리된 어드레스와 마이크로 프로세서(31)가 상기 데이터 메모리(RAM1,RAM2,…RAMn)를 엑세스(Access)할 때 액티브(Active)되는 제어신호(
    Figure kpo00014
    )를 논리곱(AND)함을 특징으로 하는 프로그램 분할을 이용한 데이터 메모리 제어시스템.
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