KR910008976Y1

KR910008976Y1 - Programmable Tone Generator

Info

Publication number: KR910008976Y1
Application number: KR2019880006969U
Authority: KR
Inventors: 황철규
Original assignee: 삼성전관주식회사; 김정배
Priority date: 1988-05-09
Filing date: 1988-05-09
Publication date: 1991-11-18
Also published as: KR890023556U

Abstract

내용 없음.No content.

Description

Programmable Tone Generator

제1도는 본 고안의 실시예에 따른 회로도.1 is a circuit diagram according to an embodiment of the present invention.

제2도는 본 고안의 회로동작에 따른 타이밍도이다.2 is a timing diagram according to a circuit operation of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 발진부 200 : 디코더100: oscillator 200: decoder

300 : 카운터 제어부 400 : 카운터부300: counter control unit 400: counter unit

500 : 출력부500: output unit

본 고안은 평판 매트릭스 디스플레이의 명암 스텝 조절용 구형파를 출력하는 프로그램 가능한 본 제너레이터(Programmable tone generator)에 관한 것이다.The present invention relates to a programmable tone generator for outputting square waves for adjusting the contrast step of a flat panel matrix display.

종래에는 평판 매트릭스 디스플레이의 명암 스텝(greyscale)이 고정되어 있는 드라이버에서 듀티(dut)사이클이 50인 구형파를 이용하여 상기 디스플레이를 동작시키기 때문에 명암 스텝조절에 별도의 회로부가가요구되었고, 또한 디스플레이의 콘트라수트를 조정하기 위해서는 전압 크기를 조절해야 하는 결점이 있었다.Conventionally, since the display is operated using a square wave having a duty cycle of 50 in a driver in which the gray scale of the flat panel display is fixed, a separate circuit part is required for the contrast step adjustment. There was a drawback to adjusting the voltage magnitude in order to adjust the contrast.

이에 본 고안은 상기와 같은 결점을 해결하기 위해 안출된 것으로 채널수의 입력에 따라 듀티가 다른 구형파들을 동시에 출력하게 하여 평판 매트릭스 디스플레이의 명암 스탭을 입력신호에 따라 조절가능게 한 프로그램 가능한 톤 제너레이터를 제공함에 그 목적이 있다.In order to solve the above-mentioned drawbacks, the present invention is designed to produce a programmable tone generator that allows the output of square waves with different duty according to the input of the number of channels to be output simultaneously. The purpose is to provide.

상기와 같은 목적을 달성하기 위하여 본 고안은, 평판용 콘트롤러의 출력단에 연결되어 제어신호를 선택처리하도록 된 디코더와, 이 디코더의 출력신호를 신호처리 하도록된 제어부, 이 제어부의 제어신호에 따라 동작하도록 된 카운터부, 이 카운터부에 클럭신호를 인가하모록 된 발진부, 상기 카운터부의 출력신호를 인가받아 신호출력 하도록된 출력부로 구성되어, 상기 콘트롤러의 제어신호가 상기 디코더에 입력되고, 이 디코더에서 상기 제어부로 신호를 인가하게 되면 이 제어부에서 신호를 조합하여 상기 카운터로부터 출력하게 되며, 그런다음 이 카운터부에서 신호를 처리하여 상기 출력부를 통해서 출력신호를 인가하도록 되어져, X-Y 매트릭스타입의 디스플레이에서 명암스텝의 조절을 입력신호에 따라 조절하도록 되어있다.In order to achieve the above object, the present invention provides a decoder connected to an output terminal of a flat panel controller to selectively process a control signal, a controller configured to signal process an output signal of the decoder, and operate according to a control signal of the controller. And a counter unit configured to apply a clock signal to the counter unit, and an output unit configured to output an output signal by receiving the output signal of the counter unit. The control signal of the controller is input to the decoder, When the signal is applied to the control unit, the control unit combines the signal and outputs the signal from the counter. Then, the counter unit processes the signal and applies the output signal through the output unit. The adjustment of the step is adjusted according to the input signal.

이하 첨부도면에 의거하여 본 고안의 실시예를 상세히 실명 한다.Hereinafter, embodiments of the present invention will be described in detail based on the accompanying drawings.

본 고안의 디코더(200)는 제1도에서 도시된 비와 같이 3-8 라인 디코더로서 평판용 콘트롤러(도시안됨)의 그레이스케일데이타단에 연결되어 입력신호 S1-S3에 따라 출력되는 신호 Q0-Q7를 후에 설명할 카운터 제어부(300)로 인가하고, 상기 카운터 제어부(300)는 링카운터(ring Counter)의 3 상태버퍼 TF1-TF8로 구성되어 디코더(200)의 출력신호 Q0-Q7로 인에이블 되는데, 즉 출력신호 Q0-Q7이 각각 3 상태 버퍼 TF1-TF8의 인에이블단자에 인가되고, 그리고 카운터부(400)는 플립플릅 TF1-TF9로 구성되고, 이 플립플롭에서 출력되는 각 신호는 3 상태 버퍼 TF1-TF8를 거쳐 플립플롭 FF1의 입력단으로 인가되며, 또한 카운터부(400)의 플립플롭 FF1-FF9에서 출력되는 신호를 출력부(500)로 인가시켜 듀티가 다른 파형이 각 채널에서 동시에 출력되도록 되게 한다.The decoder 200 of the present invention is a 3-8 line decoder, as shown in FIG. 1, connected to the gray scale data stage of the flat panel controller (not shown) and output according to the input signals S1-S3. Q7 is applied to the counter control unit 300, which will be described later, and the counter control unit 300 is composed of three state buffers TF1-TF8 of a ring counter to enable the output signals Q0-Q7 of the decoder 200. That is, the output signals Q0-Q7 are applied to the enable terminals of the three-state buffers TF1-TF8, respectively, and the counter unit 400 is composed of the flip-flops TF1-TF9, and each signal output from the flip-flop is 3 It is applied to the input terminal of the flip-flop FF1 via the status buffer TF1-TF8, and the signal output from the flip-flop FF1-FF9 of the counter unit 400 is applied to the output unit 500 so that a waveform having a different duty can be simultaneously applied to each channel. To be printed.

또한 발진부(100)는 상기 카운터부(400)의 각 클럭펄스입력단에 연결되고, 출력되는 발진신호를 플립플롭 FF1-FF9의 클럭단자로 인가시켜 카운터부(400)를 동기시키도록 되며, 상기 출력부(500)는 카운터부(400)의 출력을 순차 조합하는 오아게이트 G1-G8와, 이 오아게이트 G1-G8의 각 출력을 입력하여 출력 제어하는 3상대 버퍼 TF9-TF16와, 3상대 버퍼 TF9-TF16의 각 인에이볼단자에 인에이블신호를 인가하는 오아게이트 G9-G15로 구성되어 있다.In addition, the oscillator 100 is connected to each clock pulse input terminal of the counter 400, and applies the output oscillation signal to the clock terminals of the flip-flop FF1-FF9 to synchronize the counter 400, the output The unit 500 includes an OR gate G1-G8 which sequentially combines the outputs of the counter unit 400, a 3-relative buffer TF9-TF16 for inputting and controlling the outputs of the OR gate G1-G8, and a 3-relative buffer TF9. -Consists of OA gates G9-G15 for applying an enable signal to each enable ball terminal of TF16.

여기서 순차조합의 의미는 플립플롭 FF1-FF2의 두 출력을 오아게이트 G1에서 논리합하고, FF1-FF3의 3출력을 오아게이트 G2에서 논리합하며, FFL-FF4의 4출력을 오아게이트 G3에서 논리합 하고, 계속하여 FF1-FF9의 9출력을 오아게이트 G8에서 논리합하는 것을 말한다. 그리고 3상대 버퍼 TF9-TF16을 인에이블시키는 오아게이트 G9-G15는 디코더(200)의 출력신호 Q0-Q7를 역으로 순차 조합 하는데, 즉 3 상대 버퍼 TF16은 출력신호 Q7로 인에이블되고, TF15는 출력신호 Q6-Q7를 논리합하는 오아게이트 G15에 의해 인에이블되며, 계속해서 TF9는 출력신호 Q0-Q7를 논리합하는 오아게이트 C9에 의해 인에이블된다.Here, the sequential combination means that the two outputs of flip-flop FF1-FF2 are ORed in oragate G1, the three outputs of FF1-FF3 are ORed in oragate G2, and the four outputs of FFL-FF4 are ORed in oragate G3, This means that the 9 outputs of FF1-FF9 are ORed together in the OR gate G8. The OR gate G9-G15, which enables the three relative buffers TF9-TF16, sequentially combines the output signals Q0-Q7 of the decoder 200, that is, the three relative buffers TF16 are enabled with the output signal Q7, and TF15 is It is enabled by the OR gate G15 that ORs the output signals Q6-Q7, and TF9 is then enabled by the OR gate C9 which ORs the output signals Q6-Q7.

또한 상기의 플립플롭 FF1에서 출력되는 신호 TO와 3 상대버퍼 TF9-TF16에서 출력되는 신호 T1-T8는 평면 매트릭스 디스플레이의 명암 스텝을 조절하는 구형파이다.In addition, the signal TO output from the flip-flop FF1 and the signals T1-T8 output from the three relative buffers TF9-TF16 are square waves for adjusting the contrast step of the flat matrix display.

다음에는 상기와 같은 구성으로된 본 고안의 작용효과를 설명한다.Next will be described the operation and effect of the present invention having the configuration as described above.

먼저, 디코더(200)의 입력신호 S1-S3가 "000B" (여기서, B는 binary를 의미함)로 인가될 때, 디코더(200)에서는 출력단 Q0에서만 하이레벨신호가 출력되어 카운터 제어부(300)의 3상태 버퍼 TF1와 출력부(500)의 3상태 버퍼 TF9만이 인에이블된다.First, when the input signal S1-S3 of the decoder 200 is applied as "000B" (where B stands for binary), the decoder 200 outputs a high level signal only at the output terminal Q0 so that the counter control unit 300 Only the three-state buffer TF1 and the three-state buffer TF9 of the output unit 500 are enabled.

이때 오실레이터(oscillator)인 발진부(100)에서 출력되는 클럭 CK(제2도의 A)에 대하여 플립플롭 FF1-FF2의 출력이 제2a도에 도시한 바와 같이 출력된다.At this time, the output of the flip-flop FF1-FF2 is output as shown in FIG. 2A with respect to the clock CK (A in FIG. 2) output from the oscillator 100 which is an oscillator.

그리고 디코더(200)의 입력신호가 "000B"일때 카운터 제어부(300)의 3 상대버퍼 TF2와 출력부(500)의 3상태 버펴 TF9-TF10가 인에이블되어서 카운트부(400)의 플립플롭 FF1-FF3 출력이 제2b도와 같이 출력된다.When the input signal of the decoder 200 is "000B", the three relative buffers TF2 of the counter control unit 300 and the three state buffers TF9-TF10 of the output unit 500 are enabled and the flip-flop FF1- of the counting unit 400 is enabled. The FF3 output is output as shown in FIG. 2b.

9개의 채널을 동시에 사용할 경우에는 디코더(200)의 입력 신호 S1-S3를 "111B"로 하여 카운터제어부(300)의 플립플롭 FF9과 출력부(500)의 3 상대 버퍼 TF16만을 인에이블시킨다.When nine channels are used simultaneously, only the flip-flop FF9 of the counter control unit 300 and the three relative buffers TF16 of the output unit 500 are enabled with the input signals S1-S3 of the decoder 200 being "111B".

이때 카운트부(400)의 플립플롭 FFl-FF9에서 출력되는 파형은 제2c도와 같고, 출력부(500)에서는 제2c도의 T1-T8에서와 같은 디코더(200)의 입력신호에 대응하는 듀티를 갖는 파형이 출력된다.At this time, the waveform output from the flip-flop FFl-FF9 of the counting unit 400 is the same as the second 2c, the output unit 500 has a duty corresponding to the input signal of the decoder 200 as in T1-T8 of FIG. The waveform is output.

따라서, 전체명암 스텝조절에 영향을 주는것은 각 구형파의 전압레벨과 발진부(100)의 발진 주파수를 조정하므로써 이루어진다.Therefore, the influence on the overall contrast step adjustment is achieved by adjusting the voltage level of each square wave and the oscillation frequency of the oscillator 100.

상기 링카운터인 카운터부(400)는 초기상태시 자동리세트되어, 플립플롭 FF1은 프리세트되고 플립플롭 FF2-FF9은 리세트되어 있게된다.The counter unit 400, which is the ring counter, is automatically reset in an initial state so that the flip-flop FF1 is preset and the flip-flop FF2-FF9 is reset.

이상에서 설명한 바와같이 본 고안은, X-Y 매트릭스 타입의 디스플레이에서 명암 스텝의 조절을 입력신호에 따라 구현할 수 있고, 회로구성이 간단하고 또한 프로그램 가능하여 기존의 시분할 방식과는 달리 플리커현상을 제거한 PWM 방식으로 평면 매트릭스 디스플레이의 명암 스탭에 이용할수 있다.As described above, the present invention can implement the adjustment of the contrast step according to the input signal in the XY matrix type display, and the circuit configuration is simple and programmable, so that the PWM method eliminates the flicker phenomenon unlike the existing time division method. It can be used for contrast steps on flat matrix displays.

Claims

Enabled by the oscillator 100 for oscillating the square wave to synchronize the count unit, the decoder 200 for outputting a signal set according to an input signal, and the outputs Q0-Q7 of the decoder 200 to perform a ring count operation of the counter unit. A counter control unit 300 for controlling, a counter unit 400 of a ring counter composed of flip-flops FFl-FF9 synchronized with the oscillation signal and controlled by the counter control unit 300, and outputs of the flip-flop FF1-FF9. A programmable tone generator comprising an output unit (500) configured to be selected and output by the output signal of the decoder (200) in a sequential combination.