[go: up one dir, main page]

KR900006872A - 주기억 참조의 순차화 제어방식 - Google Patents

주기억 참조의 순차화 제어방식 Download PDF

Info

Publication number
KR900006872A
KR900006872A KR1019890014644A KR890014644A KR900006872A KR 900006872 A KR900006872 A KR 900006872A KR 1019890014644 A KR1019890014644 A KR 1019890014644A KR 890014644 A KR890014644 A KR 890014644A KR 900006872 A KR900006872 A KR 900006872A
Authority
KR
South Korea
Prior art keywords
cpu
sequencing
notification
cpus
sequential
Prior art date
Application number
KR1019890014644A
Other languages
English (en)
Other versions
KR930003444B1 (ko
Inventor
아이찌로 이노우에
Original Assignee
야마모드 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모드 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모드 다꾸마
Publication of KR900006872A publication Critical patent/KR900006872A/ko
Application granted granted Critical
Publication of KR930003444B1 publication Critical patent/KR930003444B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)

Abstract

내용 없음

Description

주기억 참조의 순차화 제어방식
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4 도는 본 발명의 원리 구성도.
제 5 도는 본 발명에 따른 순차화 제어동작을 도시하는 설명도.
제 6 도는 본 발명의 실시예에 따른 시스템 제어 인테페이스의 구성도.

Claims (23)

  1. 복수의 CPU가, 공동 소유하는 메인기억장치와 함께 계층 메모리 장치를 형성하기 위하여 각각의 CPU들에 고속 저용량의 저장 장치를 설치하고, 모든 다른 CPU들에 순차화를 통지하는 수단을 포함하여 특정 CPU가 메인 기억 참조를 즉시 실행하도록 다른 CPU들에 대한 메인 기억 참조의 순차화를 특정 CPU가 행하여 정보처리용으로 사용하는 것을 특징으로 하는 주기억 참조의 순차화 제어방식.
  2. 제 1 항에 있어서, 상기 통지수단이, 특정 CPU가 순차화를 행하고 다른 CPU들에다 순차화 통지신호를 출력할때 순차화 통지 설정 신호에 의하여 셋팅되고 MCU로부터 순차화 완료 신호에 의하여 리셋트되는 래치수단과, 특정 CPU로부터 다른 CPU들로 순차화 통지신호를 전송하는 지연시간의 카운트 다운을 하는 순차화 통지 카운터와, 다른 CPU의 순차화 신호들 및 상기 카운터의 출력을 수신하고 특정 CPU의 순차화 통지신호가 다른 CPU들에 도달하기 전에 다른 CPU의 순차화 신호가 특정 CPU에 도달할때 주기억 엑세스를 방지하기 위하여 특정 CPU을 록크하며 다른 CPU의 순차화 퉁지신호들이 특정 CPU에 도달하기 전에 특정 CPU로부터 순차화 통지신호가 적어도 하나의 다른 CPU에 도달할때 특정 CPU의 록크를 풀어주는 무선회로를 포함하여 구성되는 순차화 제어방식.
  3. 제 2 항에 있어서 우선회로는 특정 CPU가 순차화 통지신호를 발생할때 특정 CPU의 록크를 풀어주고 다른 CPU의 순차화 통지신호들을 무시하는 순차화 제어방식.
  4. 제 2 항에 있어서, 우선회로는, 어느 주기내에서 다른 CPU의 순차화 통지신호들이 없게 될때까지 특정 CPU의 순차화 통지신호는 다른 CPU에 도달한 후에 특정 CPU는 순차화 통지신호를 계속 전송하고 그 주기동안에 적어도 하나의 다른 CPU의 순차화 통지신호들이 특정 CPU에 도달할때 특정 CPU를 록크하고, 특정 CPU로부터 순차화 통지신호가 다른 CPU들에 도달하더라도 다른 CPU의 순차화 통지신호들은 존재하지 않게될때 특정 CPU의 록크를 풀어주는 순차화 제어방식.
  5. 제 2 항에 있어서, 상기 순차화 통지 카운터가 어느 주기동안에 특정 CPU의 순차화 통지신호가 다른 CPU들에 도달하고 그 시간 주기에 해당하는 특정 CPU로 순차화 통지에 의하여 설정되는 그의 값은 카운트-다운하는 수단과 순차화 통지 카운터 0 이외의 신호를 검출하는 디코우더로 구성하는 순차화 제어방식.
  6. 제 2 항에 있어서, 우선회로가, 상기 카운터의 출력과 다른 CPU의 순차화 통지신호들을 수신하는 첫번째 AND게이트와, 다른 CPU의 순차화 통지신호들을 수신하는 두번째 AND게이트와, 첫번째 및 두번째 AND게이트에 접속되고 두번째 AND게이트의 입력에 피이드백된 출력을 가지는 플립-플롭으로된 복수의 그룹들과, 상기 복수의 플립플롭중 어느 하나가 '1'신호를 발생할때 다른 CPU순차화 우선 신호들을 발생하는 플립플롭의 출력에 연결된 OR게이트로 구성되는 순차화 제어방식.
  7. 제 2 항에 있어서, 상기 분배회로가 복수의 플립-플롭과, CPU의 출력을 다른 CPU들에 배분하는 AND게이트들로된 순차화 제어방식.
  8. 복수의 CPU가 공동 소유하는 주기억 장치와 함께 계층 메모리 장치를 형성하기 위하여 각각의 CPU들에 고속 저용량의 저장 장치를 설치하고, 모든 다른 CPU들에 순차화를 통지하는 수단을 포함하여 다른 CPU들 중의 단지 하나만이 특정 CPU에 앞서 순차화를 행할때 특정 CPU가 주기억 참조를 지연하도록 다른 CPU들에 대한 메인 기억 참조의 순차화를 특정 CPU가 행하여 밀착 접속한 멀티프로세서 시스템에 이용하는 것을 특징하는 주기억 참조의 순차화 제어방식.
  9. 제 8 항에 있어서, 상기 통지 수단이, 특정 CPU가 순차화를 행하고 다른 CPU들에다 순차화 통지신호를 출력할때 순차화 통지설정신호에 의하여 셋팅되고 MCU로부터 순차한 완료신호에 의하여 리셋트되는 래치수단과, 특정 CPU로부터 다른 CPU들로 순차화 통지신호를 전송하는 지연시간의 카운트 다운을 하는 순차화 통지 카운터와 다른 CPU의 순차화 신호들 및 상기 카운터의 출력을 수신하고 특정 CPU의 순차화 통지신호가 다른 CPU들에 도달하기 전에 다른 CPU의 순차화 신호가 특정 CPU에 도달할때 주기억 엑세스를 방지하기 위하여 특정 CPU를 록크하며 다른 CPU의 순차화 통지신호들이 특정 CPU에 도달하기 전에 특정 CPU로부터 순차화 통지신호가 적어도 하나의 다른 CPU에 도달할때 특정 CPU의 록크를 풀어주는 우선회로를 포함하여 구성되는 순차화 제어방식.
  10. 제 9 항에 있어서, 우선회로는 특정 CPU가 순차화 통지신호를 발생할때 특정 CPU의 록크를 풀어주고 다른 CPU의 순차화 통지신호들을 무시하는 순차화 제어방식.
  11. 제 9 항에 있어서, 우선회로는, 어느 주기내에서 다른 CPU의 순차화 통지신호들이 없게될 때까지 특정 CPU의 순차화 통지신호는 다른 CPU에 도달한 후에 특정 CPU는 순차화 통지신호를 계속 전송하고 그 주기동안에 적어도 하나의 다른 CPU의 순차화 통지신호들이 특정 CPU에 도달할때 특정 CPU를 록크하고, 특정 CPU로부터 순차화 통지신호가 다른 CPU들에 도달하더라도 다른 CPU의 순차화 통지신호들이 존재하지 않게될때 특정 CPU의 록크를 끌어주는 순차화 제어방식.
  12. 제 9 항에 있어서, 상기 순차화 통지 카운터가, 어느 주기동안에 특정 CPU의 순차화 통지신호가 다른 CPU들에 도달하고 그 시간 주기에 상응하는 특정 CPU로 순차화 통지에 의하여 설정되는 그의 값을 카운트 다운하는 수단과, 순차화 통지 카운터 0이 아닌 신호를 검출하는 디코우더로 구성하는 순차화 제어방식.
  13. 제 9 항에 있어서, 우선회로가, 상기 카운터의 출력과 다른 CPU의 순차화 통지신호들을 수신하는 첫번째 AND케이트와, 다른 CPU의 순차화 통지신호들을 수신하는 두번째 AND게이트와, 첫번째 및 두번째 AND게이트에 접속되고 두번째 AND게이트의 입력에 피이드백된 출력을 가지는 플립플롭으로된 복수의 그룹들과 ; 상기 복수의 플립플롭중 어느 하나가 '1'신호를 발생할때 다른 CPU순차화 우선신호들을 발생하는 플립플롭의 출력에 연결된 OR게이트로 구성되는 순차화 제어방식.
  14. 제 9 항에 있어서, 상기 분배회로가 복수의 플립플롭과, CPU의 출력을 다른 CPU들에 배분하는 AND게이트들로된 순차화 제어방식.
  15. 복수의 CPU가 공동 소유하는 주기억 장치와 함께 계층 메모리 장치를 형성하기 위하여 각각의 CPU들에 고속 저용량의 저장 장치를 설치하고, 모든 다른 CPU들에 순차화를 통지하는 통지제어수단을 포함하여 순차화 통지신호를 다른 CPU들로부터 수신하여 특정 CPU이전에 동작하는 다른 CPU들이 순차화 통지신호를 차단 할때까지 특정 CPU를 기다리게 할때 특정 CPU가 주기억 참조를 지연시키도록 다른 CPU들에 대한 주기억 참조의 순차화를 특정 CPU가 행하여 밀착 접속한 멀티프로세서 시스템에 이용하는 것을 특징으로 하는 주기억 참조의 순차화 제어방식.
  16. 제 15 항에 있어서, 통지제어수단이, 특정 CPU가 순차화를 행하고 다른 CPU들에 다 순차화 통지신호를 출력할때 순차화 통지설정신호에 의하여 셋팅되고 MCU로부터 순차화 완료신호에 의하여 리셋트되는 래치수단과, 특정 CPU로부터 다른 CPU들로 순차화 통지신호를 전송하여 지연시간의 카운트 다운을 하는 순차화 통지 카운터와, 다른 CPU의 순차화 신호들 및 상기 카운터의 출력을 수신하고 특정 CPU의 순차와신호가 특정 CPU에 도달할때 주기억 엑세스를 방지하기 위하여 특정 CPU을 록크하여 다른 CPU의 순차화 통지신호들이 특정 CPU에 도달하기 전에 특정 CPU로부터 순차화 통지신호가 적어도 하나의 다른 CPU에 도달할때 특정 CPU의 록크를 풀어주는 우선회로로된 순차화 제어방식.
  17. 제 16 항에 있어서, 우선회로는 특정 CPU가 순차화 통지신호를 발생할때 특정 CPU의 록크를 풀어주고 다른 CPU의 순차화 통지신호들을 무시하는 순차화 제어방식.
  18. 제 16 항에 있어서, 우선회로는, 어느 주기내에서 다른 CPU의 순차화 통지신호들이 없게 될때까지 특정 CPU의 순차화 통지신호는 다른 CPU에 도달한 후에 특정 CPU는 순차화 통지신호들 계속 전송하고 그 주기 동안에 적어도 하나의 다른 CPU의 순차화 통지신호들이 특정 CPU에 도달할때 특정 CPU를 록크하고, 특정 CPU로부터 순차화 통지신호가 다른 CPU들에 도달하더라도 다른 CPU의 순차화 통지신호들이 존재하지 않게될 때 특정 CPU의 록크를 풀어주는 순차화 제어방식.
  19. 제 16 항에 있어서, 상기 순차화 통지 카운터가, 어느 주기동안에 특정 CPU의 순차화 통지신호가 다른 CPU들에 도달하고 그 시간 주기에 해당하는 특정 CPU로 순차화 통지에 의하여 설정되는 그의 값을 카운트 다운하는 수단과, 순차화 통지 카운터 0 이외의 신호를 검출하는 디코우더로 구성하는 순차화 제어방식.
  20. 제 16 항에 있어서, 우선회로가, 상기 카운터의 출력과 다른 CPU의 순차화 통지신호들을 수신하는 두번째 AND게이트와, 첫번째 및 두번째 AND게이트에 접속되고 두번째 AND게이트의 입력에 피이드백된 출력을 가지는 플립플롭으로된 복수의 그룹과, 상기 복수의 플립플롭중 어느 하나가 '1' 신호를 발생할때 다른 CPU 순차와 우선 신호들을 발생하는 플립플롭의 출력에 연결된 OR게이트로 구성되는 순차화 제어방식.
  21. 제 16 항에 있어서, 상기 분배회로가 복수의 플립플롭과, CPU의 출력을 다른 CPU들에 배분하는 AND 게이트들로된 순차화 제어방식.
  22. 복수의 CPU가 공동 소유하는 주기억 장치와 함께 계층 메모리 장치를 형성하기 위하여 각각의 CPU들에 고속 저용량의 저장 장치를 설치하고, 특정 CPU가 다른 CPU들용의 주기억 참조의 순차화를 행하는 모든 다른 CPU들에 순차화를 통지하는 수단 및, 순차화 신호의 수신을 무시함으로써 특정 CPU가 주기억을 즉시 지연할 수 있도록 하는 수단을 포함, 구성하여 정보처리 장치에 이용하는 것을 특징으로 하는 주기억 참조의 순차화 제어방식.
  23. 특정 CPU, 복수의 다른 CPU, 상기 특정 CPU 및 다른 CPU들에 의하여 공동 소유되는 주기억 장치로 이루어지고, 특정 CPU가 순차화를 시도하는지의 여부를 결정하는 과정, 다른 CPU들에 순차화를 통지하는 과정, 순차화가 다른 CPU들로부터 통지되는지의 여부를 결정하는 과정, 순차화가 다른 CPU들로부터 통지될때 특정 CPU의 다음의 페치를 기다리게 하는 과정 및, 다른 CPU의 순차화 과정이 끝나고, 순차화가 CPU들로부터 지금 통지되거나 또는 다른 CPU들의 순차화 과정이 완료될때 특정 CPU에 의하여 다음의 패치를 실행하는지의 여부를 결정하는 과정들을 행하여 정보처리 장치에 이용하는 것을 특징으로 하는 주기억 참조의 순차화 제어방식.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890014644A 1988-10-12 1989-10-12 주기억 참조의 순차화 제어방식 KR930003444B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63256604A JPH02103656A (ja) 1988-10-12 1988-10-12 主記憶参照の遂次化制御方式
JP63-256604 1988-10-12

Publications (2)

Publication Number Publication Date
KR900006872A true KR900006872A (ko) 1990-05-09
KR930003444B1 KR930003444B1 (ko) 1993-04-29

Family

ID=17294939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890014644A KR930003444B1 (ko) 1988-10-12 1989-10-12 주기억 참조의 순차화 제어방식

Country Status (7)

Country Link
US (1) US5297267A (ko)
EP (1) EP0364226B1 (ko)
JP (1) JPH02103656A (ko)
KR (1) KR930003444B1 (ko)
AU (1) AU614190B2 (ko)
CA (1) CA2000435C (ko)
DE (1) DE68926374T2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0500967B1 (en) * 1990-09-18 2001-07-25 Fujitsu Limited Method of nonsynchronous access to shared memory
US6108755A (en) * 1990-09-18 2000-08-22 Fujitsu Limited Asynchronous access system to a shared storage
FR2678400B1 (fr) * 1991-06-27 1995-08-04 Texas Instruments France Processeur de protocole destine a l'execution d'un ensemble d'instructions en un nombre reduit d'operation.
JPH06168263A (ja) * 1992-11-30 1994-06-14 Fujitsu Ltd ベクトル処理装置
US5787488A (en) * 1993-04-22 1998-07-28 Analog Devices, Inc. Multi-phase multi-access pipeline memory system
TW353732B (en) * 1994-03-31 1999-03-01 Ibm Processing system and method of operation
US5949971A (en) * 1995-10-02 1999-09-07 International Business Machines Corporation Method and system for performance monitoring through identification of frequency and length of time of execution of serialization instructions in a processing system
US5752062A (en) * 1995-10-02 1998-05-12 International Business Machines Corporation Method and system for performance monitoring through monitoring an order of processor events during execution in a processing system
US5691920A (en) * 1995-10-02 1997-11-25 International Business Machines Corporation Method and system for performance monitoring of dispatch unit efficiency in a processing system
US5751945A (en) * 1995-10-02 1998-05-12 International Business Machines Corporation Method and system for performance monitoring stalls to identify pipeline bottlenecks and stalls in a processing system
US5797019A (en) * 1995-10-02 1998-08-18 International Business Machines Corporation Method and system for performance monitoring time lengths of disabled interrupts in a processing system
US5729726A (en) * 1995-10-02 1998-03-17 International Business Machines Corporation Method and system for performance monitoring efficiency of branch unit operation in a processing system
US5748855A (en) * 1995-10-02 1998-05-05 Iinternational Business Machines Corporation Method and system for performance monitoring of misaligned memory accesses in a processing system

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4152764A (en) * 1977-03-16 1979-05-01 International Business Machines Corporation Floating-priority storage control for processors in a multi-processor system
FR2474201B1 (fr) * 1980-01-22 1986-05-16 Bull Sa Procede et dispositif pour gerer les conflits poses par des acces multiples a un meme cache d'un systeme de traitement numerique de l'information comprenant au moins deux processus possedant chacun un cache
US4587609A (en) * 1983-07-01 1986-05-06 Honeywell Information Systems Inc. Lockout operation among asynchronous accessers of a shared computer system resource
JPS6079460A (ja) * 1983-10-07 1985-05-07 Nec Corp 密結合多重演算装置における制御方式
US4745548A (en) * 1984-02-17 1988-05-17 American Telephone And Telegraph Company, At&T Bell Laboratories Decentralized bus arbitration using distributed arbiters having circuitry for latching lockout signals gated from higher priority arbiters
US4754398A (en) * 1985-06-28 1988-06-28 Cray Research, Inc. System for multiprocessor communication using local and common semaphore and information registers
US4794521A (en) * 1985-07-22 1988-12-27 Alliant Computer Systems Corporation Digital computer with cache capable of concurrently handling multiple accesses from parallel processors
US4775955A (en) * 1985-10-30 1988-10-04 International Business Machines Corporation Cache coherence mechanism based on locking
JPH07104834B2 (ja) * 1986-06-18 1995-11-13 富士通株式会社 処理装置間ロック制御システム
US4991090A (en) * 1987-05-18 1991-02-05 International Business Machines Corporation Posting out-of-sequence fetches
US4984153A (en) * 1988-04-27 1991-01-08 Unisys Corporation Storage locking control for a plurality of processors which share a common storage unit
US5043886A (en) * 1988-09-16 1991-08-27 Digital Equipment Corporation Load/store with write-intent for write-back caches
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability

Also Published As

Publication number Publication date
KR930003444B1 (ko) 1993-04-29
US5297267A (en) 1994-03-22
JPH02103656A (ja) 1990-04-16
EP0364226A2 (en) 1990-04-18
EP0364226B1 (en) 1996-05-01
AU4283989A (en) 1990-07-19
EP0364226A3 (en) 1992-07-08
CA2000435A1 (en) 1990-04-12
CA2000435C (en) 1996-04-09
DE68926374T2 (de) 1996-11-14
DE68926374D1 (de) 1996-06-05
JPH0564825B2 (ko) 1993-09-16
AU614190B2 (en) 1991-08-22

Similar Documents

Publication Publication Date Title
US6477643B1 (en) Process for automatic dynamic reloading of data flow processors (dfps) and units with two-or-three-dimensional programmable cell architectures (fpgas, dpgas, and the like)
Wray An analysis of covert timing channels
US7805638B2 (en) Multi-frequency debug network for a multiprocessor array
US4570220A (en) High speed parallel bus and data transfer method
KR900006872A (ko) 주기억 참조의 순차화 제어방식
US4354227A (en) Fixed resource allocation method and apparatus for multiprocessor systems having complementarily phased cycles
US3599162A (en) Priority tabling and processing of interrupts
KR840003370A (ko) 데이타 처리 시스템의 공통버스 이용검출 논리회로
US3629854A (en) Modular multiprocessor system with recirculating priority
EP0375194A2 (en) Dual port RAM
US4349872A (en) Interrupt control system
PL164259B1 (pl) Uklad komputerowy PL
US5537582A (en) Bus interface circuitry for synchronizing central processors running at multiple clock frequencies to other computer system circuitry
JPS5921048B2 (ja) 多重取出しバス・サイクル操作を与えるシステム
US6161189A (en) Latch-and-hold circuit that permits subcircuits of an integrated circuit to operate at different frequencies
US4764865A (en) Circuit for allocating memory cycles to two processors that share memory
US5894562A (en) Method and apparatus for controlling bus arbitration in a data processing system
GB1581597A (en) Computer system
Katseff A new solution to the critical section problem
KR850006745A (ko) 프로세서간 결합방식
US6874049B1 (en) Semaphores with interrupt mechanism
KR0159008B1 (ko) 직접 메모리 억세스에서의 버스사용 중재회로
JPH0786865B2 (ja) 多重プロセッサ・レベル変更同期装置
US20240320062A1 (en) Integrated circuit with hardware semaphore
US20100241825A1 (en) Opportunistic Transmission Of Software State Information Within A Link Based Computing System

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19891012

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19891012

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19920430

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19930330

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19930730

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19930804

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19930804

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19960419

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19970422

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19980421

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19990413

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20000419

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20010418

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20010418

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee