KR900006016Y1

KR900006016Y1 - Noise Canceling Circuit During Data Serial Transmission

Info

Publication number: KR900006016Y1
Application number: KR2019860013667U
Authority: KR
Inventors: 류근배
Original assignee: 삼성전자 주식회사; 한형수
Priority date: 1986-09-05
Filing date: 1986-09-05
Publication date: 1990-06-30
Also published as: KR880007129U

Abstract

내용 없음.No content.

Description

Noise Canceling Circuit During Data Serial Transmission

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 제1도에 따른 타임챠트이다.2 is a time chart according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

CT₁, CT₂: 카운터 FF₁: T플립플롭CT ₁ , CT ₂ : Counter FF ₁ : T flip flop

AN₁, AN₂: 앤드 게이트 NR₁, NR₂: 노아게이트AN ₁ , AN ₂ : AND gate NR ₁ , NR ₂ : Noah gate

EX₁: 배타적논리화게이트 Q₀-Q₃: 카운터출력단EX ₁ : Exclusive logic gate Q ₀ -Q ₃ : Counter output

Cs :클럭신호Cs: Clock signal

본 고안은 데이터 직렬전송시의 잡음제거 회로에 관한 것으로, 특히 데이터를 전송할때 데이터전송장치나 전송신호에서 발생되는 잡음을 제거하여 줌으로서 정확하게 데이터를 송·수신할 수 있도록 된 전자회로에 관한 것이다.The present invention relates to a noise canceling circuit for serial transmission of data, and more particularly to an electronic circuit capable of accurately transmitting and receiving data by removing noise generated from a data transmission device or a transmission signal during data transmission. .

일반적으로 컴퓨터나 그 주변기기 또는 여러가지의 디지탈회로에서는 다양한 데이터를 송·수신하여 필요한 후속처리를 하고 있는바, 이러한 데이터전송에 있어서 데이터의 최소요소를 이루게 되는 비트(Bit)를 전송함에 있어서는, 그 전송 방식에 따라 크게 직렬전송방식과 병렬전송방식으로 대별되어 지게 된다.In general, a computer, a peripheral device, or various digital circuits transmit and receive various data to perform subsequent processing. In the transmission of a bit, which is the minimum element of data in such data transmission, the transmission is performed. Depending on the method, it is roughly classified into a serial transmission method and a parallel transmission method.

여기서, 데이터의 직렬전송방식이라함은 한 글자를 이루는 각 비트들이 전송선로를 통하여 순차적으로 전송되는 방식을 말하고, 병렬전송방식이라 함은 한 글자를 이루는 각 비트들이 여러개의 전송선로를 통하여 동시에 전송되는 방식을 말한다Here, the serial transmission method of data refers to a method in which each bit of a letter is sequentially transmitted through a transmission line. The parallel transmission method refers to each bit of a letter transmitted simultaneously through several transmission lines. Tell way

그런데, 그 중 병렬전송방식에서는 다수의 전송 선로에 의해 데이터가 전송되기 때문에 데이터의 전송이 고속으로 이루어지기는 하지만 가령 한 글자가 8비트로 이루어져 있다면 병렬전송방식에서는 최소한 8개의 전송선로가 필요하게 되므로 전송구간이 길어지게 되는 경우 전송선로에 소요되는 비용이 크게 높아지게 된다. 따라서 데이터를 전송할때 직렬전송방식이 주로 이용되고 있는데, 이때 만일 데이터 전송구간이 긴 경우나 전송속도가 고속인 경우에는 전송선로상에서 잡음이 발생되어 신호대 잡음비가 저하된다는 문제가 야기되어, 종래에는 잡음신호 때문에 전송선로에서 발생하게 되는 에러 데이터를 프로그램으로 검출해 내어 수신부에서 신호데이터만을 판독하도록 되어 있었다. 즉 직렬전송방식에 의해 데이터 전송이 이루어지는 경우 가령 한 글자에 대한 8비트 데이터가 전송된다면 각 글자의 맨 처음에는 스타트 펄스가 부가되어있고 맨뒤에는 스톱펄스가 부가되어져서 각글자의 데이터를 구분해 주고 있음에 따라 데이터 수신장치에서는 스타트펄스가 입력되어 이를인식하게 되면 각 데이터비트 펄스의 중간 지점에서 클럭펄스를 발생시켜 수신되는 각 비트펄스가 하이레벨인지, 로우레벨인지를 검출해 내도록 되어 있다. 이와 같은 각 비트펄스의 중간 지점에서 각 비트 펄스가 하이 또는 로우레벨인지를 검출하도록된 종래의 방법에서는 직렬전송되는 데이터펄스열 가운데 전송도중 전송선로에서 발생된 잡음이 상기 클럭펄스에 일치되면 이는 데이터비트로 검출되어지므로 이와 같은 에러 데이터검출에의해 시스템이 오동작하게 되는 문제가 있었다.By the way, in the parallel transmission method, since data is transmitted by multiple transmission lines, data is transmitted at high speed. However, if one character is composed of 8 bits, at least 8 transmission lines are required in parallel transmission method. If the transmission section becomes longer, the cost of the transmission line is greatly increased. Therefore, serial transmission is mainly used for data transmission. At this time, if the data transmission interval is long or the transmission speed is high, noise is generated on the transmission line, which causes a problem that the signal-to-noise ratio is degraded. The error data generated in the transmission line due to the signal is detected by the program, and only the signal data is read by the receiver. That is, in case of data transmission by serial transmission method, for example, if 8-bit data of one character is transmitted, start pulse is added at the beginning of each character and stop pulse is added at the back to distinguish each character's data. As a result, when a start pulse is input and recognized, a data pulse generator generates a clock pulse at an intermediate point of each data bit pulse to detect whether each received pulse pulse is a high level or a low level. In the conventional method of detecting whether each bit pulse is high or low level at the intermediate point of each bit pulse, if the noise generated in the transmission line during transmission among the data pulse strings transmitted in series is matched with the clock pulse, it is converted into data bits. Since it is detected, there is a problem that the system malfunctions due to such error data detection.

본 고안은 상기한 문제점을 해결하기 위해 고안된 것으로, 직렬전송방식에 의해 전송된 데이터비트 펄스의 레벨을 검출하는 경우 직렬전송시의 전송속도보다 약 20배 빠른 클럭펄스를 사용하여 종래의 방식에서 처럼 데이터비트의 중간지점에서 1회만 검출하지 않고 각 데이터비트에 대해 8회이상 체크하게 되므로써, 전송선로에 발생된 잡음이 데이터열에 포함되더라도 8회이상 체크되는 기간동안 레벨 변동이 발생되게 되면 데이터로 읽어들이지 않게되므로써 잡음이 데이터러 오검출되는 것을 방지하도록 된 데이터 직렬전송시의 잡음제거회로를 제공함에 목적이 있는 것이다.The present invention is designed to solve the above problems. When detecting the level of the data bit pulse transmitted by the serial transmission method, the clock pulse is about 20 times faster than the transmission speed during the serial transmission. By checking each data bit more than 8 times without detecting once at the midpoint of the data bit, even if the noise generated in the transmission line is included in the data string, if the level fluctuation occurs more than 8 times, the data is not read. It is therefore an object of the present invention to provide a noise canceling circuit for serial transmission of data that is intended to prevent noise from being falsely detected.

상기한 목적을 실현하기 위한 본 고안의 구성 및 작용, 효과를 예시도면에 의거하여 상세히 설명하면 다음과같다.The configuration, operation, and effect of the present invention for realizing the above object will be described in detail with reference to the accompanying drawings.

본 고안은 입력데이터(DI)와 선행입력데이터에 대한 출력데이터(DO)에 따라 출력하는 배타적 논리화게이트(EX₁)에는 고속의 클럭신호(CS)와 상기 배타적논리화게이트(EX₁)의 출력이 인가되는 앤드게이트(AN₁)가 연결됨과 더불어 인버터(IN₁)를 매개하여 상기 클럭신호(CS)가 한입력단에 인가되는 앤드게이트(AN₂)의 다른입력단이 연결되고, 상기 앤드게이트(AN₁)(AN₂)에는 상기 앤드게이트(AN₁)(AN₂)의 출력을 카운트하는 카운터(CT₁, CT₂)의 각 클럭단(CK)이 연결되며, 상기 카운터(CT₁,CT₂)의 각 출력단(Q₃)에는 상기 카운터(CT₁,CT₂)의 출력에 따라 카운터(CT₁,CT₂)를 클리어 시키도록된 노아게이트(NR₁NR₂)가 각각 연결됨과 더불어 상기 카운터(CT₁)의 출력단(Q₃)에는 상기 카운터(CT₁)의 출력에 따라 로글되는 T플립플롭(FF₁)의 입력단(T)이 연결되고, 상기 T플립플롭(FF₁)의 출력단(T)에는 상기 배타적 논리화 게이트(EX₁)의 일단이 연결되어 있는 구조로 되어있다.According to the present invention, the exclusive logic gate EX ₁ outputs according to the input data DI and the output data DO for the preceding input data includes a high speed clock signal CS and the exclusive logic gate EX ₁ . An AND gate AN _{1 to} which an output is applied is connected, and another input terminal of the AND gate AN ₂ to which the clock signal CS is applied to one input terminal is connected through an inverter IN ₁ , and the AND gate is connected. (AN ₁ ) (AN ₂ ) is connected to each clock terminal CK of the counters CT ₁ and CT ₂ for counting the output of the AND gate AN ₁ (AN ₂ ), and the counters CT ₁ , with CT _2), each output terminal (Q _3), the said counter (CT _1, CT ₂₎ the counter (CT _1, NOR gate a to clear the _{_{_{CT 2) (NR 1 NR 2}}} ) in accordance with the output of the Connected each the counter (CT ₁₎ of the output terminal (Q _3), the input terminal (T) of the T flip-flop (FF ₁₎ is rogeul accordance with an output of the counter (CT ₁₎ connected and _One end of the exclusive logic gate EX ₁ is connected to the output terminal T of the T flip-flop FF ₁ .

제1도는 상기한 구조로 되어 있는 본 고안의 회로도를 나타내는 것으로, 제2도의 파형도를 참조하여 자세히 설명하면 다음과 같다.1 shows a circuit diagram of the present invention having the above-described structure, which will be described in detail with reference to the waveform diagram of FIG. 2.

먼저, 제2도 (A)의 (1)에서 처럼 t₀-t₁까지의 펄스폭을 갖는 데이터비트가 입력되고 1개의 데이터 비트 펄스에 따라 8회의 클럭신호(CS)가 입력될때 T플립플롭(FF₁)에서 선행 입력데이터에 대한 출력이 제2도(A)의 (6)과 같이 로우레벨로서 상기 배타적논리화게이트(EX₁)의 다른 입력단에 입력되게 되면, 상기 배타적논리화게이트(EX₁)의 출력은 로우레벨로 되어 앤드게이트(AN₁)와 인버터(IN₁)에 인가되므로 앤드게이트(AN₁)의 출력은 로우레벨로 되고, 이렇게 인버터(IN₁)에 인가된 로우레벨은 하이레벨로 반전되어 앤드게이트(AN₂)의 일단에 인가됨과 더불어 상기 각 앤드게이트(AN₁, AN₂)의 다른 단에는 직렬전송시의 전속도보다 약 20배 정도 빠른 제2도 (A)의 (2)에 도시된 것과 같은 클럭신호(CS)가 입력된다. 그러므로 상기 앤드게이트(AN₂)에서는 클럭신호(CS)에 따라 변환되는 펄스신호가 출력되어 카운터(CT₂)의 클럭단(CK)에 인가되고, 그에 따라 카운터(CT₂)는 제2도 (A)의 (4)와 같이 입력된 클럭신호에 따라 상승엣지에서 카운트동작을 실현하게 되며, 상기카운터(CT₂)의 카운트가 "1000"까지 실행하게되면 카운터(CT₂)의 출력단(Q₃)에서는 제2도 (A)의 (5)와 같이 하이레벨의 신호가 출력되어 노아게이트(NR₁,NR₂)에 인가된다. 이로부터 상기 노아게이트(NR₁,NR₂)에서는 로우레벨이 출력되어 카운터(CT₁,CT₂)의 각 클리어단(CL)에 인가되므로 각 카운터(CT₁,CT₂)가 클리어된다.First, when a data bit having a pulse width of t _{0 to} t ₁ is input and eight clock signals CS are input according to one data bit pulse, as in (1) of FIG. 2A, T flip-flop When the output of the preceding input data in (FF ₁ ) is input to the other input terminal of the exclusive logic gate EX ₁ at a low level as shown in (6) of FIG. 2A, the exclusive logic gate ( EX ₁ ) becomes low level and is applied to the AND gate (AN ₁ ) and the inverter (IN ₁ ), so the output of the AND gate (AN ₁ ) becomes low level, and thus the low level applied to the inverter (IN ₁ ) Is inverted to a high level and applied to one end of the AND gate (AN ₂ ), while the other end of each AND gate (AN ₁ , AN ₂ ) is about 20 times faster than the full speed during serial transmission (A). A clock signal CS as shown in (2) of Fig. 2 is input. Therefore, the AND gate (AN ₂₎ in applied to the clock stage (CK) of the pulse signal to be converted in accordance with the clock signal (CS) is the output counter (CT _2), the counter (CT ₂₎ accordingly is a second degree ( The counting operation is realized at the rising edge according to the input clock signal as shown in (4) of A). When the count of the counter CT ₂ is executed up to “1000”, the output terminal Q ₃ of the counter CT ₂ is performed. ) is the signal of the high level output as shown in (5) in FIG. 2 (a) is applied to the NOR gate (NR _1, NR _2). From this, the NOR gate is (NR _1, NR ₂₎ is in the clear, because the output is at a low level is applied to each stage clear (CL) of the counter (CT _1, CT _2), each counter (CT _1, CT _2).

이때, 상기 카운터(CT₁)는 클럭단(CK)에 로우레벨이 인가되므로 동작하지 믓하게 되고, 그에 따라 카운터(CT₁)의 출력단(Q₃)에 연결된 T플립플롭(FF₁)이 트리거되지 못하게 되므로 T플립플롭(FF₁)은 제2도 (A)의 (6)과 같이 계속 로우레벨의 출력상태를 유지하게 된다. 따라서 도면의 t₀-t₁구간까지 입력된 신호는 8클럭동안에 레벨변동이 없으므로 도시되지 않은 수신장치에서 로우레벨의 데이터비트로 검출하게 된다.At this time, the counter CT ₁ does not operate because a low level is applied to the clock terminal CK, and thus the T flip-flop FF ₁ connected to the output terminal Q ₃ of the counter CT ₁ is triggered. Since the T flip-flop FF ₁ is not maintained as shown in (6) of FIG. Therefore, the signal input up to the t ₀ -t ₁ interval in the figure does not have a level change during 8 clocks, so it is detected as a low level data bit in a receiver not shown.

또한, 상기 T플립플롭(FF₁)에서 출력된 t₀-t₁기간의 입력데이터(DI)에 대한 로우레벨의 출력데이티(DO)가 배타적 논리게이트(EX₁)에 인가되고, t₁-t₂기간동안의 입력데이터(DI)가 상기 배타적 논리화게이트(EX₁)의 다른단에 입력되면 상기 배타적 논리화게이트(EX₁)의 출력이 로우레벨로 되므로 상술한 바와 같이 동일하게 카운터(CT₂)가 카운트 동작을 수행하게 된다. 이와같이 카운터(CT₂)가 제2도(A)의 (4)와 같이 입력데이터를 "4"까지 카운트 한 순간에 제2도(A)의 (1)에서 N으로 표기된 짧은 시간동안 레벨이 번동되는 잡음신호가 입력데이터(DI)에 포함되어 배타적 논리화게이트(EX₁)의 일단에 입력되면 상기 배타적논리화게이트(EX₁)의 출력이 하이레벨로 되어 앤드게이트(AN₁)에 인가됨과 더불어 인버터(IN₁)에도 인가되게 된다.In addition, a low level output data DO for the input data DI of the t ₀ -t ₁ period output from the T flip-flop FF ₁ is applied to the exclusive logic gate EX ₁ , and t _1. If the input data (DI) for a period -t ₂ input to the exclusive logical sum and the other end of the gate (EX ₁₎ equal to the counter, as is the exclusive logical sum output of the gate (EX ₁₎ above, because the low level CT ₂ performs the count operation. In this manner, at the moment when the counter CT ₂ counts the input data to "4" as shown in (4) of FIG. 2A, the level is increased for a short time indicated by N in (1) of FIG. 2A. When the noise signal included in the input data DI is input to _one end of the exclusive logic gate EX ₁ , the output of the exclusive logic gate EX ₁ becomes high level and is applied to the AND gate AN ₁ . In addition, it is applied to the inverter IN ₁ .

따라서, 앤드게이트(AN₁)는 다른 단에 인가되는 클럭신호에 의해 출력이 하이·로우레벨로 반복적으로 변환되어 카운터(CT₁)의 클럭단(CK)에 인가되므로 카운터(CT₁)가 카운터 동작을 제2도(A)의 (3)과 같이 수행하게 되며, 이때, 카운터(CT₂)는 그때까지 카운트한 "4"의 카운트량을 제2도(A)의 (4)와 같이 보관하고 있게된다.Accordingly, the end gate (AN ₁₎ is so applied to the clock stage (CK) of the counter (CT ₁₎ output is converted to a repeated high-low level by the clock signal applied to the other end counter (CT ₁₎ counters The operation is performed as shown in (3) of FIG. 2A. At this time, the counter CT ₂ stores the count amount of "4" counted up to that time as shown in (4) of FIG. 2A. Will be doing.

상기한 잡음신호(N)가 끝나게 되면은 배타적논리와게이트(EX₁)에는 로우레벨의 데이터(DI)가 입력되어 배타적논리화 게이트(EX₁)의 출력이 로우레벨로 되므로 앤드게이트(AN₁)의 출력이 로우레벨로 되고, 그에 따라 카운터(CT₁)는 카운터동작을 중지하게 되어 제2도 (A)의 (1)과 같일 잡음신호에 대해 카운트한 카운트량을 보관하고 있게되며, 이와는 달리 인버터(IN₁)를 통해 하이레벨로 반전된 신호가 앤드게이트(AN₂)의 출력을 하이레벨로 반전시키게 되므로 카운터(CT₂)는 제2도(A)의 (4)와 같이 보관하고 있던 카운트량에 이어서 계속 카운트하게 된다.When the end is above the noise signal (N) it is an exclusive logic gate (EX ₁₎ has, so the output of the data (DI) of a low level is input to the exclusive logical OR gate (EX ₁₎ to a low level the AND gate (AN ₁ ), The output of the low level becomes low level, and thus the counter CT ₁ stops the counter operation, thereby storing the counted count for the noise signal as shown in (1) of FIG. Otherwise, since the signal inverted to the high level through the inverter IN ₁ will invert the output of the AND gate (AN ₂ ) to the high level, the counter CT ₂ is stored as shown in (4) of FIG. The count continues following the count amount.

클럭신호에 따라 카운트동작을 실행하던 카운터(CT₂)에서 카운트량이 "1000"으로 되면 출력단(Q₃)에서 제2도 (A)의 (5)와 같이 하이레벨의 펄스가 출력되어 노아게이트(NR₁,NR₂)에 인가되므로, 노아게이트(NR₁,NR₂)의 출력이 로우레벨로 되어 카운터(CT₁,CT₂)의 클리어단(CL)에 인가되어져 각 카운터(CT₁,CT₂)가 클리어되는바, 이때 T플립플롭(FF₁)은 카운터(CT₁)의 출력단(Q₃)의 출력이 로우레벨이므로 토글되지 못하게 되고, 그에 따라 T플립플롭(FF₁)의 출력이 제2도(A)의 (6)과 같이 로우레벨을 유지하게 되어 T플립플롭(FF₁)은 잡음신호의 영향을 받지 않고서 입력데이터(DI)에 포함된 잡은신호를 제거하여 출력데이터(DO)를 후단으로 전송하게 되므로, 후단의 장치에서는 t₁-t₂의 입력데이터(DI)에 대한 출력을 로우레벨의 데이터비트로 검출하게된다.When the count amount becomes "1000" in the counter CT ₂ which is performing the count operation according to the clock signal, the high level pulse is output from the output terminal Q _{3 as} shown in (5) of FIG. therefore applied to the NR _1, NR _2), NOR gate (NR _1, NR ₂₎ outputs a low level counter (CT _1, CT ₂₎ been applied to the cleared stage (CL), each counter (CT _1, CT of ₂ ) is cleared. At this time, the T flip-flop FF ₁ cannot be toggled because the output of the output terminal Q ₃ of the counter CT ₁ is low level, so that the output of the T flip-flop FF ₁ is As shown in (6) of FIG. 2A, the T flip-flop FF ₁ removes the captured signal included in the input data DI without being affected by the noise signal, thereby outputting the output data DO. ) Is transmitted to the latter stage, so that the output of the input data DI of t ₁ -t ₂ is detected as a low level data bit in the latter apparatus.

다음 선행 출력데이터(DO)가 하이레벨이고 입력데이터(DI)가 하이레벨에서 로우레벨로 변화될때 이를 데이터 비트로 검출하게 되는 동작에 대해 설명하면 다음과 같다.Next, when the preceding output data DO is at the high level and the input data DI is changed from the high level to the low level, the operation of detecting the data bit as follows will be described.

먼저 배타적논리화게이트(EX₁)에 제2도(B)에서 처럼 t₁까지의 기간에 정상적인 하이레벨의 입력데이터(DI)와 (6')와 같은 하이레벨의 선행 출력데이터(DO)가 입력되면 배타적논리화게이트(EX₁)의 출력은 로우 레벨로 되어 앤드게이트(AN₁)의 출력이 로우레벨로 되고, 이와는 달리 인버터(IN₁)에 연결된 앤드게이트(AN₂)의 출력은 하이레벨로 되어 카운터(CT₂)를 동작시킴에 따라 카운터(CT₂)가 카운트동작을 하게된다.First exclusive logical OR gate (EX ₁₎ FIG. 2 (B), t the preceding output data (DO) of the high level of the input data (DI) and (6 ') of the normal high level in a period of up to _one, as in the When input, the output of the exclusive logic gate EX ₁ goes low level, and the output of the AND gate AN ₁ goes low level, whereas the output of the AND gate AN ₂ connected to the inverter IN ₁ goes high. When the counter CT ₂ is operated at the level, the counter CT ₂ performs a counting operation.

상기 카운터(CT₂)가 제2도(B)의 (4')와 같이 카운트량이 4(즉, 0100)인 t₁순간에 정상적인 입력데이터(DI)가 하이레벨에서 로우레벨로 변화되어지게 되면 배타적논리화게이트(EX₁)의 출력이 하이레벨로 되고, 그에따라 앤드게이트(AN₁)의 출력이 하이레벨로 변화되어 카운터(CT₁)를 동작시키게 된다.When the counter CT ₂ changes from the high level to the low level when the normal input data DI is changed from the high level to the t ₁ instant when the count amount is 4 (that is, 0100) as shown in (4 ') of FIG. The output of the exclusive logic gate EX ₁ becomes high level, and accordingly, the output of the AND gate AN ₁ changes to high level, thereby operating the counter CT ₁ .

이때, 인버터(IN₁)에 연결된 앤드게이트(AN₂)의 출력이 로우레벨로 변화되므로 카운터(CT₂)는 카운트동작을 중지하여 그때까지 카운트된 카운트량을 제2도(B)의 (4')와 같이 보관하게 된다.At this time, since the output of the AND gate AN ₂ connected to the inverter IN ₁ is changed to the low level, the counter CT ₂ stops the counting operation, and the counted amount counted up to that time (4) of FIG. Will be stored as').

이경우 카운터(CT₁)는 클럭단(CK)의 클럭신호에 따라 제2도(B)의 (3')와 같이 카운트동작을 실행하게 되고, 8번째클럭신호일대(즉, 카운터(CT₁)의 출력단(O₀-O₃) 이 "1000"로 될때) 에 카운터 (CT₁) 의 출력단(Q₃) 에서는 제2도(B)의 (5')와 같이 t₁에서 하이레벨의 펄스가 출력되어 노아게이트(NR₁,NR₂)의 출력이 로우레벨로 되므로 카운터(CT₁,CT₂)가 클리어되고, T플립플롭(FF₁)은 하이레벨의 입력에 의해 토글되므로 그출력단(Q)에는 하이레벨에서 로우레벨의 변화되는 신호가 출력된다. 따라서 t₀의 구간에 입력된 로우레벨의 입력데이터(DI)는 8클럭동안 지연된 t₁에서 T플립플롭(FF₁)의 출력단(Q)에 나타나게 되지만 도시되지 않은 수신장치에서는 8클럭 지연되어 출력되는 신호를 데이터 비트로 검출하게 되는 것이다.In this case, the counter CT ₁ performs a counting operation as shown in (3 ') of FIG. 2B according to the clock signal of the clock terminal CK, and the eighth clock signal band (that is, the counter CT ₁ ). When the output terminal (O ₀ -O ₃ ) of the signal becomes "1000", the high level pulse at t _{1 is generated} in the output terminal (Q ₃ ) of the counter (CT ₁ ) as shown by (5 ') in FIG. The counters CT ₁ and CT ₂ are cleared because the outputs of the noble gates NR ₁ and NR ₂ are at the low level, and the T flip-flop FF ₁ is toggled by the high level input. ), A signal of changing from high level to low level is output. Therefore, the low-level input data DI input in the section of t ₀ appears at the output terminal Q of the T flip-flop FF ₁ at t ₁ delayed for 8 clocks, but is delayed by 8 clocks in a receiver not shown. The signal to be detected is a data bit.

이상에서 본 고안의 작용설명은 직렬전송시 로우레벨의 데이터에 포함된 잡음제거 작용과 로우레벨의 데이터를 감지하는 작용에 대해서 설명하였으나 하이레벨의 데이터펄스에 포함된 잡음진호의 제거와 하이레벨의 데이터를 검출하는 작용도 상기 작용과 동일하게 이루어지게 된다.In the above, the operation description of the present invention has described the noise canceling operation included in the low level data and the sensing function of the low level data during serial transmission. The operation of detecting data is also performed in the same manner as the above operation.

또한, 본 고안에 따르면 직렬데이터가 입력단에서 출력단에까지 8클럭 지연되지만, 이는 직렬데이터 열전체가 지연되게 되므로 데이터 통신에 문제가 발생되지 않는다.In addition, according to the present invention, the serial data is delayed 8 clocks from the input terminal to the output terminal. However, since the entire serial data string is delayed, there is no problem in data communication.

상기한 바와 같이 본 고안은 직렬데이터 전송시 직렬데이터 펄스열에 전송선로등에서 발생되는 잡음이 포함되어있을때 8개 이상의 클럭펄스로 각 데이터펄스의 레벨을 검출하여 8개이상 클럭안에서 레벨변동이 있으면 잡은신호로 검출하여 제거하게 되므로, 잡음펄스에 의한 에러 데이터를 검출함으로써 발생되는 컴퓨터나 그외 주변기기 또는 디지탈 기기등의 오동작을 방지할 수 있음에 따라 시스템의 신뢰성과 정밀성을 도모할 수 있게된다.As described above, the present invention detects the level of each data pulse with 8 or more clock pulses when the serial data pulse string contains noise generated from the transmission line during serial data transmission. Since it is possible to prevent a malfunction of a computer, peripheral device, or digital device generated by detecting error data caused by noise pulses, it is possible to improve the reliability and precision of the system.

Claims

The other end of the AND gate AN ₁ to which the high speed clock signal CS is input at one end is connected to the exclusive logic gate EX ₁ outputted according to the input data DI and the preceding output data DO. An AND gate AN ₂ to which the clock signal CS is applied is connected through an inverter IN ₁ , and the clock terminals of the counters CT ₁ and CT ₂ are connected to the AND gates AN ₁ and AN ₂ . CK) is connected. Noar gates NR ₁ and NR ₂ for clearing the counters CT ₁ and CT _{2 are} connected to each output terminal Q ₃ of the counters CT ₁ and CT ₂ , and an output terminal of the counter CT ₁ . An input terminal T of the T flip-flop FF _{1 that} is toggled according to the output of the counter CT ₁ is connected to Q ₃ , and an input terminal T of the T flip-flop FF ₁ is connected. _One end of the exclusive logic gate EX ₁ is connected to an output terminal Q of the T flip-flop FF ₁ to detect a level change of data with a high speed clock signal CS to remove noise. Noise canceling circuit in transmission.