KR900002909B1 - 반도체 집적 회로 - Google Patents

Abstract

내용 없음.

Description

반도체 집적 회로

제 1 도는 마스터슬라이스 LSI의 칩 평면개략도.

제 2 도는 제 1 도의 기본셀의 평면도.

제 3 도는 제 1 도의 반도체 칩의 단면전개도.

제 4 도는 종래 예인 논리게이트블록의 심볼도.

제 5 도 및 제 6 도는 종래 예인 논리게이트블록의 입력단자의 접속을 나타낸 도면.

제 7 도 및 제 8 도는 본원 발명의 원리를 설명하기 위한 논리게이트블록의 입력단자의 접속을 나타낸 도면.

제 9 도는 4입력멀티플렉서의 회로도.

제 10 도 및 제 11 도는 각기 본원 발명의 실시예를 나타낸 결선도.

본원 발명은 반도체 집적회로장치에 관한 것이며, 특히 고집적밀도의 마스터슬라이스 LSI에 적합한 반도체 집적회로에 관한 것이다.

마스터슬라이스 LSI란 LSI를 제조할 때에 사용하는 십수매의 마스크중 배선에 상당하는 마스크 수매만을 개발 품종에 따라서 제작하여 소망의 전기회로동작을 갖는 LSI를 제조하는 것이다.

종래, 일반의 마스터슬라이스 LSI의 구조를 나타낸 일예로서 일본국 특개소 57-183048 및 57-4948에 개시된 것을 제 1 도에 나타낸다. 반도체 칩(1)은 그 외주에 본딩패드 및 출력회로영역(2)을 가지며, 내부에는 트랜지스터 등으로 이루어진 기본셀(3)을 x축방향으로 배열한 기본셀열(4)을 배선영역(5)을 사이에 두고 y축방향으로 반복해서 배치한 구성을 채택하고 있다. 소망의 전기회로특성을 얻기 위해 인접한 기본셀(3)을 1개 또는 수개 결선하여 소망의 회로기능을 달성하는 NAND게이트나 플립플롭 등의 논리게이트블록을 형성한다. 그리고, 이들 논리게이트블록간을 논리도에 따라 결선함으로써 하나의 LSI를 구성한다. 이 논리게이트블록간의 결선은 계산기에 의해 자동화되어 있다.

제 2 도에 기본셀(3)의 일예를 평면도로 나타낸다. 기본셀(3)은 PMOS트랜지스터의 소스 또는 드레인으로 되는 P⁺형영역(6), NMOS트랜지스터의 소스 또는 드레인으로 되는 N⁺형영역(7), N⁺형영역(7)을 형성하기 위해 N형 기판에 형성되는 P웰영역(11), P 및 NMOS트랜지스터에서 공유하는 2개의 폴리실리콘게이트전극(8), 양트랜지스터에 전원을 공급하는 Vcc전원선(12), GND전원선(12), P⁺, N⁺영역(6),(7)과 Al배선(도시생략)을 접속하기 위한 콘택트구멍(10), 게이트전극(8)과 Al배선을 접속하기 위한 콘택트구멍(9)으로 구성되어 있다.

제 3 도는 기본셀(3)의 단면구조, 배선영역(5), 배선층의 구조를 전개해서 나타낸 것이다. 제 2 도와 같은 것은 부호로 나타내고 있다. N형 반도체기판(20)의 한쪽의 표면측에 트랜지스터 등의 기능소자가 형성된다. 필드산화막(21)은 기판(20)의 한쪽의 표면상에 존재하며, 1μm정도의 막두께이다. 트랜지스터의 게이트전극(8)밑에는 게이트산화막(31)이 있으며, 막두께는 500-1000Å이다. 게이트전극(8)을 구성하는 폴리실리콘배선의 위에는 절연막(22)이 있고 이 위에 도체, 예를 들어 Al로 대부분이 길이방향을 X축방향과 평행으로 전원배선(12),(13)이나 Al배선(25),(26)의 제1의 배선이 형성된다. 콘택트구멍(9),(10)은 폴리실리콘게이트전극(8)이나 확산층(6),(7)과 제1의 배선을 접속하기 위한 것이다. 제1의 배선상에는 절연막(23)이 다시 그 위에 대부분이 길이방향이 y축방향과 평행하도록 Al의 제2의 배선(29),(30)이 형성되어 있다. 콘택트구멍(28)은 제1의 배선과 제2의 배선을 접속하기 위한 것이다. 그리고, 콘택트구멍은 실제로는 다수개 배설되어 있지만, 제 3 도에서는 대표적으로 소수개만 도시되어 있다. 최상층에는 절연막(24)이 있으며, 트랜지스터나 배선을 보호하고 있다. 통상의 마스터슬라이스 LSI에서는 제1의 배선, 제2의 배선 및 양자를 접속하기 위한 콘택트구멍용의 마스크를 제품마다 바꿈으로서 소망의 LSI를 얻는다. 그리고, 배선영역(5)을 배설하는 것은 반드시 필요하지는 않으며, 이와 같은 배선영역을 배설하지 않고, 기본셀을 고밀도로 서로 인접해서 배치하여 구성하는 것이다.

마스터슬라이스 LSI의 집적밀도를 올리는데는 기본셀(3), 배선영역(5)을 소형으로 설계할 필요가 있다. 전자는 CMOS의 미세화에 의해 어느정도 소형화가 가능하지만, 후자는 자동배선시스템 DA(Design Automation)의 능력 및 게이트수에 의존할 배선채널수를 확보할 필요가 있으므로 소형화하는데 제약이 있다. 또, 임의의 논리게이트블록의 배선패턴을 형성할 수 있도록 기본셀내의 배선용 영역을 크게 취할 필요가 있었다. 그래서, 기본셀의 소형화의 목적으로 논리게이트블록의 내부배선에 제1의 배선층 뿐만 아니라 제2의 배선층을 사용하는 것이 필요하다. "논리게이트블록"이란 하나의 회로기능을 달성하기 위한 회로로서 예를 들어 제 9 도에 나타낸 바와 같이 회로를 말한다. "기본셀"이란 기본셀의 몇개인가를 배선에 의해 접속함으로써 논리게이트블록이 구성되는 것이다.

예를 들면, 종래 JK플립플롭(이하 JKFF라고 함)이나 카운터 등의 대형 논리게이트블록은 이와 같은 제2의 배선(돌출된 배선층)을 사용하지 않으면 논리게이트블록의 배선패턴을 설계할 수 없는 일이 많다. 그러나, 이들 돌출된 배선은 제2의 배선의 빈채널을 줄이게 되며, 계산기에 의한 자동배선상의 제약이 커지므로 미배선계수가 증가하는 폐해가 있었다. "빈채널"이란 컴퓨터의 자동배선 설계에 있어서 배선이 가능한 채널(장소)를 뜻한다.

제 4 도는 2입력 NAND게이트의 논리게이트블록(60)을 나타낸다. A, B는 이 NAN게이트의 입력단자이며, C는 출력단자이다. 이들 입출력단자는 각각 반대측에 등전위단자 A',B',C'를 갖는다. 제 4(b) 도는 이 논리게이트블록(60)내에 돌출된 배선의 예를 나타낸 것이며, TH로 나타낸 X표는 제1의 배선과 제2의 배선을 접속하는 콘택트구멍으로서 제 3 도의 구멍(28)에 대응한다. 또, 실선 AL₁은 Al의 제1의 배선, 파선 AL2은 Al의 제2의 배선을 나타낸다. 다음에, 이 논리게이트블록의 모식도를 예로 들어 종래 기술을 설명한다.

제 5 도는 제 4(a) 도의 논리게이트블록에 있어서의 예를 들어 등전위단자(A,A')를 일예로 들어 그 배선패턴(콤퓨터의 자동배선에 의한)의 조합을 나타내는 것이며, 다음의 8가지를 생각할 수 있다.

제 5a 도 : 지면의 윗방향에서 제2의 배선 AL2에 의해 입력단자 A에 접속한다.

제 5b 도: 지면의 아래방향에서 제2의 배선 AL2에 의해 입력단자 A와 등전위인 입력단자 A'에 접속한다.

제 5c 도: 지면의 위방향에서 제1의 배선 AL1에 의해 입력단자 A에 접속한다.

제 5d 도: 지면의 윗방향 및 아래방향에서 제1의 배선 AL1에 의해 입력단자 A 및 A'에 접속한다.

제 5f 도: 지면의 윗방향에서 제1의 배선 AL1에 의해 입력단자 A에 접속하며, 지면의 아래방향에서 제2의 배선 AL2에 의해 입력단자 A'에 접속한다.

제 5g 도: 지면의 윗방향에서 제2의 배선 AL2에 의해 입력단자 A에 접속하며, 지면의 아래방향에서 제1의 배선 AL1에 의해 입력단자 A'에 접속한다.

제5h 도: 지면에 윗방향 및 아래방향에서 제2의 배선 AL2에 의해 입력단자 A 및 A'에 접속한다.

절연막(23)위에는 논리게이트블록(60)을 형성하기 위한 돌출된 배선(100)이 제2배선의 하나로서 하나 있으므로, 돌출된 배선(100)의 그 동일한 위치에 제2배선을 배설할 수 없는 것은 물론이다.

따라서, 컴퓨터가 배선의 자동설계를 행할 때, 이 배선(100)이 존재하는 장소는 다른 배선을 위해 가능한 채널, 즉 빈 채널로는 되지 않는다.

이와 같이, 배선(100)의 존재가 다른 배선에 사용되는 제2의 배선 AL2용으로서의 빈채널수를 저감시키는 결점이 있다.

등전위단자를 갖지 않는 구체적인 종래 예를 제 6 도에 나타낸다. 제 5 도와 동일부호는 동일물 및 상당물을 나타낸다. 제 6(a) 도-제 6(c) 도에 나타낸 것처럼, 입력단자 A"에의 자동배선에 의한 패턴은 3가지를 생각할 수 있다.

제2의 배선 AL2에는 다시 논리게이트블록(60)을 형성하기 위해 돌출된 배선(100)이 하나 배설되어 있으므로, 결국 자동배선에 있어서 제2의 배선 AL2은 두 몫의 채널을 사용할 가능성이 높아지고, 자동배선을 위한 채널수가 저하함으로써 실장(實裝)가능한 집적밀도가 낮아진다고 하는 문제점을 갖는다.

본원 발명의 목적은 계산기에 의한 자동배치, 자동배선 DA의 설계자유도를 증대하여, 고집적밀도의 반도체 집적회로를 제공하는데 있다.

상기 목적을 달성하는 본원 발명의 특징으로 하는 바는 한쪽의 주표면에 최소한 복수개의 기능소자로 이루어지는 기본셀을 한방향으로 다수개 병설하여 기본셀로 하고, 이 기본셀열을 기본셀열과 직각방향으로 복수개 병설하여 이루어지는 반도체칩과, 반도체칩상에 절연막을 통해서 적층되는 최소한 제1의 배선 및 제2의 배선과, 최소한 하나의 기본셀을 제1의 배선 및 제2의 배선에 의해 배선함으로써 형성되며, 소망의 회로기능을 달성하는 논리게이트블록을 구비하는 반도체 집적회로장치에 있어서, 논리게이트블록을 형성하기 위한 제2의 배선의 최소한 하나는 그 연장방향으로 논리게이트블록의 입출력단자의 최소한 하나가 존재하도록 배설하는데 있다.

본원 발명의 원리를 제 7 도 및 제 8 도에 의거하여 설명한다. 제 7 도는 제 5 도에 대응하는 도면이며, 제 8 도는 제 6 도에 대응하는 도면이고, 제 5 도와 동일부호는 동일물 및 상당물을 나타낸다.

제 7a 도-제 7h 도는 논리게이트블록(60)의 입력단자 A,A'에의 8종류의 배선패턴을 각각 나타낸 것이며, 논리게이트블록(60)은 이들 배선에 의해 다른 논리게이트블록(도시생략)에 접속된다.

제 7a 도-제 7h 도의 배선패턴은 제 5a 도-제 5h 도의 배선패턴과 각각 대응하고 있으며, 양자가 상이한 것은 입력단자 A,A'의 연장선상에는 돌출된 배선, 즉 제2의 배선(100)이 존재하는 것 뿐이다.

제 5 도, 제 6 도의 각 도면에 있어서 돌출된 배선(100)이 존재하기 때문에, 그것과 동일한 장소에는 다른 제2배선을 배설하는 자동설계는 종래에는 불가능했었다. 그러나, 제 7 도, 제 8 도의 각 도면과 같이하면, 장소(150)(제 5 도, 제 6 도의 배선(100)이 존재하고 있었던 같은 장소)는 빈채널로 되며, 컴퓨터는 이 장소에 다른 배선을 배치하도록 설계할 수 있다. 즉, 컴퓨터의 설계의 자유도가 증대하며, 또 회로의 집적도도 증대가능하게 된다.

예를 들면 제 7a 도-제 7h 도에 나타낸 바와 같은 논리게이트블록이 제 1 도에 나타낸 하나의 기본셀열(4)상에 50개 병설되어 있다고 하면, 본 실시예에 의하면 제2의 배선 AL2의 채널은 31개나 절약할 수 있다. 그 이유를 다음에 설명한다. 제 5 도의 경우에는 1기본셀당 AL2가 사용되는 개수는 돌출된 배선(100)의 1개외에 입력단자에 (A)-(H)의 8가지중 (A)(B)(F)(G)(H)의 5가지에 AL2를 사용하므로,

개 AL2를 사용할 가능성이 있다. 본 실시예의 경우에는 돌출된 배선(100)이 입력단자의 연장상에 있으므로, 1기본셀당의 AL2가 사용되는 개수는 1개뿐이다. 따라서, 기본셀이 50개 존재하고 있으면,

×50에 의해 31개 AL2의 채널을 절약할 수 있게 된다.

그리고, 입력단자 A,A'에 한정되지 않고 제 4 도에 도시된 다른 입력단자 B,B' 및 출력단자 C,C'에 대해서도 본원 발명의 사상을 적용할 수 있다는 것을 용이하게 이해할 수 있을 것이다.

제 8a-제 8c 도는 등전위단자를 갖지 않을 경우의 본원 발명의 원리를 나타내는 도면이다.

제 8a-제 8c 도는 논리게이트블록(60)의 입력단자 A"에의 3종류의 배선패턴을 각각 나타낸 것이며, 논리게이트블록(60)은 이들 배선에 의해 도시하지 않은 다른 논리게이트블록에 접속된다.

제8a-제 8c 도를 보면, 제6도에 나타낸 종래예에 비해 제 8 도에 나타낸 바와 같은 블록이 제 1 도에 나타낸 하나의 기본셀열(4)상에 50개 존재한다고 하면 제2의 배선의 채널을 16개 절약할 수 있다. 그 이유를 다음에 설명한다. 제 6 도의 경우에는 1기본셀당 AL2가 사용되는 개수는 돌출된 배선(100)의 1개외에 입력단자에(A)(B)(C)의 3가지중의 (A)의 1가지에 AL2을 사용하므로,

개 AL2를 사용할 가능성이 있다. 본 실시예의 제 8 도의 경우에는 돌출된 배선(100)이 입력단자의 연장상에 있으므로, 1기본셀당의 AL2가 사용되는 개수는 1개뿐이다. 따라서, 기본셀이 50개 존재하고 있으면,

×50에 의해 16개 AL2의 채널을 절약할 수 있다.

다음에, 제 9 도에 나타낸 바와 같은 4입력멀티플렉서를 논리게이트블록으로 한 경우의 배선패턴을 본원 발명의 제1의 실시예로서 제 10 도에 나타낸다.

먼저, 제 9 도의 4입력멀티플렉서에 대해 설명한다.

제 9 도의 4입력멀티플렉서는 4입력 NOR게이트(101), 3입력 AND게이트(102),(103),(104),(105), 그리고 인버터(106),(107),(108),(109)로 이루어진다. 어드레스신호 S0, S1의 논리레벨에 따라 입력신호 A0, A1,A2,A3의 어느 하나가 선택되며, 출력 B으로서 전송된다. 예를 들면 S0=S1="0"레벨일 때,

"1"레벨, S0-1=S0.2="0"레벨로 되므로, 3입력 AND게이트(102)만이 액티브로되어 신호 A0를 선택하며, 출력 B=A0(A0의 인버터신호)로 된다(AND게이트 103,104,105의 출력은 "0"레벨).

제 10 도에 있어서, 기본셀(3)은 PMOS의 소소, 또는 드레인을 구성하는 P⁺확산층(6), NMOS의 소스 또는 드레인을 구성하는 N⁺확산층(7), 양 MOS에 공통인 폴리실리콘게이트전극(8), 굵은 실선으로 나타낸 제1의 배선 AL1과 폴리실리콘게이트전극(8)을 접속하기 위한 콘택트구멍(9), 그리고 P⁺확산층(6) 및 N⁺확산층(7)과 제1의 배선 AL1을 접속하기 위한 콘택트구멍(10)으로 이루어진다. (12),(13)은 각각 제1의 배선 AL1으로 형성되는 Vcc, GND전원선이다. 또, (50)은 N형 기판을 Vcc에 바이어스하기 위한 콘택트 구멍, (51)은 P웰영역(도시생략)을 GND전위에 바이어스하기 위한 콘택트구멍이다. 파선(70),(71),(72),(73),(74),(75)는 Al의 제2의 배선을 나타낸다. X표는 제1의 배선과 제2의 배선을 접속하는 콘택트구멍응 나타낸다. 기본셀(3)은 BW의 피치로 x축방향으로 다수개(제 10 도에서는 그중의 8개를 나타냄) 병설하여 기본셀열(4)을 구성한다. 이 기본셀열(4)은 도시는 하지 않지만, 소정간격의 배선영역을 통해서 y축방향으로 복수개 병설된다. 그리고, 제 10 도에 있어서 제 9 도와 동일부호는 동일물 및 상당물을 나타낸다.

제 10 도에 있어서, 8개의 기본셀(3)에 의해 하나의 논리게이트볼록으로 되는 4입력멀티플렉서를 형성한다.

이 도면에 있어서, 4입력멀티플렉서를 형성하기 위한 제2의 배선(70)은 그 연장방향으로 4입력멀티플렉서의 어드레스신호 SO가 입력되는 입력단자(300)가 존재하도록 배설된다. 마찬가지로, 제2의 배선(73)은 그 연장방향으로 4입력멀티플렉서의 입력신호 A1'가 입력되는 입력단자(303)가, 또 제2의 배선(75)은 그 연장방향으로 4입력멀티플렉서의 입력신호 A3'가 입력되는 입력단자(305)가 존재하도록 배설된다.

따라서, 본 실시예에 있어서는 4입력멀티플렉서의 입출력단자와 다른 논리게이트블록의 입출력단자를 제2의 배선(도시생략)에 의해 자동배선하여 접속할 경우, 거의 모든 제2의 배선의 채널을 사용할 수 있고, 종래 예처럼 논리게이트블록을 형성하기 위한 제2의 배선(돌출된 배선)의 채널은 사용할 수 없게 된다고 하는 문제점을 해결할 수 있다.

다음에, 본원 발명의 제2의 실시예를 제 11 도에 나타낸다. 제 10 도와 같은 것을 동일번호, 기호로 나타낸다. 제 11 도에 있어서, 입출력단자 S0(등전위단자는 S0'), A0(동전위단자는 A0'), A1(등전위단자는 A1'), A2(등전윈단자는 A2'), A3(등전위단자는 A3')는 각각 돌출된 배선인 제2의 배선(70),(71),(73),(74),(75)의 연장선상에 있다. 본 실시예에서는 기본셀의 경계상(기본셀의 폭은 제 11 도에 있어서 BL로 나타냄)을 제1의 배선 AL1으로 달리게 하여 핀이 제2의 배선 AL2의 연장선상에 있도록 핀위치를 변경시키고 있으며, 다른 신호핀과 부딛치지 않는 한 간단히 핀위치를 변경할 수 있는 효과가 있다.

본원 발명의 각 실시예에 의하면, 논리게이트블록내에 제2의 배선 AL2의 돌출된 배선이 있더라도 돌출된 배선을 입출력단자의 연장선상에 배설함으로써 실효적으로 DA용의 제2의 배선 AL2용의 빈 채널의 대폭적인 삭감을 억제할 수 있다. 따라서, DA시스템의 부담을 증가시키지 않고, 제2의 배선 AL2의 돌출된 배선에 의해 기본셀 사이즈를 작게 할 수 있고, 마스터슬라이스 LSI의 집적밀도를 높일 수 있다. 또한, 칩 사이즈를 소형으로 할 수 있으므로 원가를 저감할 수 있다.

이상의 설명에서는 편의상 제1의 배선 AL1과 제2의 배선 AL2을 예를 들어 왔지만, 본원 발명은 이것에 한정되지 않으며, 예를 들어 3층 이상의 다층배선의 임의의 층이 배선에 있어서도 적용할 수 있는 것은 용이하게 생각할 수 있다.

이상 기술한 바와 같이, 본원 발명에 의하면 계산기에 의한 자동배치, 자동배선의 서포트를 저해하지 않고, 기본셀을 소형으로 형성하여, 고집적밀도의 반도체 집적회로장치를 얻을 수 있다.

Claims (8)

1. (a) 반도체칩의 주표면상에 복수개의 기능소자로 이루어지는 기본셀을 제1방향으로 복수개 병설하여 배치한 기본셀열과, 이 기본셀열의 복수개가 상기 제1방향과 실질적으로 직각인 제2방향으로 병설하여 배치되어 있으며, (b) 상기 기본셀열의 복수개가 배치된 상기 반도체칩 위에 적층되는 제1절연막과, (c) 상기 복수의 기본셀끼리를 소망의 회로기능을 달성하도록 서로 접속하기 위해 상기 제1절연막상에 복수개 병설하여 배치되는 제 1 배선과, (d) 상기 기본셀과 상기 제 1 배선을 접속하기 위해 상기 제1절연막에 배설되는 복수의 제1구멍과, (e) 상기 제 1 배선 위에 적층되는 제2절연막과, (f) 상기 제 1 배선끼리를 상기 소망의 회로기능을 달성하도록 접속하기 위해 상기 제2절연막상에 복수개 병설하여 배치되는 복수개의 제 2 배선과, (g) 상기 제 1 배선과 상기 제 2 배선을 접속하기 위해 상기 제2절연막에 배설되는 복수의 제2구멍으로 구성되는 논리게이트블록을 구비한 반도체 집적회로로서, 상기 복수의 제 2 배선중 최소한 하나의 제 2 배선의 연장방향에 상기 논리게이트블록을 위한 입력단자 및 출력단자 중의 최소한 하나의 단자가 존재하는 것을 특징으로 하는 반도체 집적회로.
2. 제 1 항에 있어서, 상기 입력단자 및 출력단자 중의 최소한 하나의 단자와 같은 전위를 갖는 등전위단자가 상기 제 2 배선의 연장방향으로 존재하는 것을 특징으로 하는 반도체 집적회로.
3. 제 1 항에 있어서, 상기 제 2 배선의 배열되는 방향이 상기 제1방향과 실질적으로 직각의 제 2 방향인 것을 특징으로 하는 반도체 집적회로.
4. 제 2 항에 있어서, 상기 제 2 배선의 배열되는 방향이 상기 제1방향과 실질적으로 직각의 제 2 방향인 것을 특징으로 하는 반도체 집적회로.
5. 제 1 항에 있어서, 상기 기본셀간에 배선영역이 배설되어 있는 것을 특징으로 하는 반도체 집적회로.
6. 제 2 항에 있어서, 상기 기본셀간에 배선영역이 배설되어 있는 것을 특징으로 하는 반도체 집적회로.
7. 제 1 항에 있어서, 상기 제 2 배선 위에 다시 제3절연막이 배설되며, 또 그 위에 복수의 제 3 배선이 배설되는 것을 특징으로 하는 반도체 집적회로.
8. 제 2 항에 있어서, 상기 제 2 배선 위에 다시 제3절연막이 배설되며, 또 그 위에 복수의 제 3 배선이 배설되는 것을 특징으로 하는 반도체 집적회로.

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