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KR900000087B1 - 병렬 동기 운전장치 - Google Patents

병렬 동기 운전장치 Download PDF

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KR900000087B1
KR900000087B1 KR1019850700318A KR850700318A KR900000087B1 KR 900000087 B1 KR900000087 B1 KR 900000087B1 KR 1019850700318 A KR1019850700318 A KR 1019850700318A KR 850700318 A KR850700318 A KR 850700318A KR 900000087 B1 KR900000087 B1 KR 900000087B1
Authority
KR
South Korea
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switch
circuit
clock
microprocessor
flip
Prior art date
Application number
KR1019850700318A
Other languages
English (en)
Inventor
개스타 인그바 슨데르
Original Assignee
테오포오낙티이에보라켓트 엘 엠 엘리크션
쟌 스텐베르그, 뱅트 겜스토오프
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Filing date
Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1679—Temporal synchronisation or re-synchronisation of redundant processing components at clock signal level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
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Abstract

내용 없음.

Description

[발명의 명칭]
병렬 동기 운전장치
[도면의 간단한 설명]
크레임에 따른 본 발명은 첨부한 도면의 도움으로 이후 설명되며, 제1도는 본 발명의 한 실시.
제2도는 다른 실시를 표시한다.
제3도는 동기화에 관한 신호를 위한 시간도표이다.
[발명의 상세한 설명]
[병렬 동기 운전장치]
[기술분야]
본 발명은 컴퓨우터 시스템에서 적어도 2개의 마이크로 프로세서의 병렬동기운전을 제공하기 위한 장치에 관한 것이다.
[기술의 배경]
근래의 컴퓨우터 및 컴퓨우터 시스템은 가끔 보조기능이 수행되는 마이크로프로세서를 포함한다.
그들의 실행에서 큰 신뢰성을 얻기 위하여 병렬로 2개의 마이크로프로세서 작업의 보조기능을 동시에 수행하는 것이 바람직하다. 그들은 그들의 결과의 비교가 가능하게 동기로 운전 되어야 한다. 그들의 클럭주파수는 마이크로프로세서의 클럭계수기로 분할된 그의 주파수를 가진 컴퓨우터 시스템 클럭에 의하여 제어된다. 가끔 4개의 인자에 의한 고정된 분할이 있다. 만약 더하는 분할이 요구된다면, 이것은 적절하게 각각의 클럭입력에 접속된 JK플립플롭의 도움으로 수행된다. 2개 또는 그 이상의 마이크로 프로세서를 동기로 하는데 있어서의 문제는 그들의 내부기능이 외측부터 얻기 어려운데 있다. 그러므로, 재설정펄스의 도움으로 병렬동기를 수행하는 것이 불가능하다.
[발명의 발표 :]
본 발명은 2개 또는 그 이상의 마이크로 프로세서를 장치의 도움으로 병렬의 동기운전을 가져오게 하는 장치에 관한 것이다.
[본 발명의 수행을 위한 가장 좋은 방법 :]
제1도는 장치가 각기 마이크로 프로세서(6,7)와 관련된 2개의 클럭계수기(1,2)에 접속된 부가 배타적인 OR회로(3) 및 AND회로(4)를 가진 논리도표이다. 컴퓨우터 시스템클럭(Cl)이 클럭계수기(1)의 입력에 접속된다. 회로(4)의 출력은 다른 클럭계수기(2)의 입력에 접속되고, 회로(4)의 한 입력은 시스템클럭(Cl)에 접속된다. 이 클럭의 주파수는 클럭계수기(1,2)에서 4개의 인자에 의하여 분할된다. 클럭계수기(1,2)의 출력은 각기 회로(3)의 입력에 접속되고, 그것의 출력은 회로(4)의 다른 입력에 접속된다.
회로(3)의 출력은 클럭계수기(1,2)의 출력의 신호차에 대하여 영이 된다. 그때 시스템 클럭신호(Cl)는 클럭계수기(2)에 도달하는 것이 회로(4)에 의하여 방지된다. 만약 클럭계수기(1,2)의 출력의 신호가 상이하지 않으면 회로(3)의 출력은 1이 되고, 회로(4)는 시스템 클럭신호(Cl)가 클럭계수기(2)에 도달하게 한다. 이것부터 클럭 계수기간의 비동기성을 위하여 클럭계수기(2)는 병렬 동기성이 일어날 때까지(제3도에 관련하여 상세하게 설명됨주기적으로 정지된다.
제2도는 다른 실시를 표시한다. 각각의 마이크로 프로세서(6,7)에 JK플립플롭을 가진 산술회로(5)가 시스템 클럭(Cl)과 마이크로 프로세서(6,7)간에 접속된다. 산술회로(5)는 2개의 인자에 의하여 시스템 클럭 주파수를(Cl)를 분할하여 결과적으로 주파수의 전체분할은 8개의 인자에 의하여 된다. 다른 마이크로 프로세서(7)의 클럭계수기(2)의 입력에 접속된 JK 플립플롭은 논리회로(3)의 출력에 접속된다. 따라서 제1도의 회로(4)의 AND 기능이 대체된다.
제3도의 시간도표는 마이크로 프로세서간의 병렬 동기성에 대한 위상을 표시하고, 이 경우에서 신호클럭(C1)의 주파수는 제2도에 따른 8개의 인자에 의하여 분할된다. 도표에서 A1, B1및 C1은 마이크로 프로세서(6)의 주파수 분할 시이퀸스를 묘사하고, 한편으로 A2, B2및 C2는 마이크로 프로세서(7)의 주파수 분할 시이퀸스를 묘사한다. 있을 수 있는 2개의 가장 불리한 경우의 하나가 도표에 표시된다.
위상 부합을 설명하기 위하여 정의 주기는 논리 1에 의하여 표시되고 부는 논리 0에 의하여 표시된다. A는 C1이 0부터 1에 갈 때 이동하고, B는 A가 1부터 0에 갈 때 이동하고, C는 B가 1부터 0에 갈 때 이동한다.
C1이 A2에 펄스한 것은 C1및 C2간의 차에서 정지된다. 도면에 따르면, 이것은 C1의 시기 3이후 C1이 0부터 1에 갈 때 제1시간에 대하여 일어난다. A2는 C1이 1부터 0에 갔을 때 즉, 시기 8이후의 C1의 시기까지 1상태에 있다. 그때 A2는 C1펄스를 얻어서 1부터 0에 간다. 동시에 B2는 1부터 0에 가고, C2는 0부터 1에 간다. 그때 다시 한번 C1및 C2간에 차이가 있어 따라서 A2는 C1펄스를 위하여 다시 블록된다. 이 차이는 시기 11 이후 장소를 취하는 C1이 다시 한번 0부터 1에 갈 때까지 효과를 나타낸다.
A1및 A2, B1및 B2, C1및 C2간에 후속의 동기성, 즉 병렬 동기성의 상태가 있다. 독립의 어느 분할인자가 C1주파수에 대하여 사용되고, 위상이 맞은 것은 항상 클럭계수기의 사이클시간의 최소 1.5배 이내에서 취해진다. 제3도는 역시 분할에 4의 인자를 사용한 차이를 가지고 제1도에 따른 장치의 위상이 맞게 되는 것을 설명하며, 따라서 주파수 분할 시이퀸스 A 및 B만이 존재한다.

Claims (3)

  1. 마이크로 프로세서의 클럭주파수가 시스템 클럭 주파수의 내부 분할에 의하여 얻어지는 컴퓨우터 시스템의 제1 및 제2마이크로 프로세서(6,7)의 병렬 동기운전을 제공하기 위한 장치에 있어서, 장치는 제2마이크로 프로세서(7)의 클럭입력에 시스템클럭 신호통로를 개폐하기 위한 스위치(4)와 스위치(4)를 제어하는 논리회로(3)를 가지고, 회로(3)의 두개의 입력이 마이크로 프로세서(6,7)의 클럭출력에 접속되고, 그들의 입력간의 신호차에 대하여 논리회로는 스위치(4)가 시스템 클럭 신호통로를 끊게 하고, 한편으로 클럭출력의 동일한 신호에 대하여 그것은 스위치가 상기 통로를 만들게 하여, 한걸음씩 병렬동기성에 위상을 맞추는 것이 얻어지는 것을 특징으로 하는 병렬 동기 운전장치.
  2. 제1항에 있어서, 논리회로(3)는 부가 배타적인 OR회로를 가지고 그것에서 스위치(4)는 AND회로를 가지는 장치.
  3. 제1항에 있어서, 스위치(4)는 분할 산술회로(5)에 포함되고, 각각의 플립플롭에 할당된 마이크로 프로세서의 클럭입력과 시스템 클럭간에 접속된 제1 및 제2의 JK플립플롭을 가지고, 제2 JK플립플롭은 제2마이크로 프로세서(7)의 입력에 접속되고, 그의 J 및 K입력은 논리회로(3)의 출력에 접속되고, 이 JK플립플롭은 스위치(4)의 기능을 수행하는 장치.
KR1019850700318A 1984-03-26 1985-03-26 병렬 동기 운전장치 KR900000087B1 (ko)

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