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KR890005289B1 - Circuit for controlling video ram of laser printer - Google Patents

Circuit for controlling video ram of laser printer Download PDF

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KR890005289B1
KR890005289B1 KR1019860011589A KR860011589A KR890005289B1 KR 890005289 B1 KR890005289 B1 KR 890005289B1 KR 1019860011589 A KR1019860011589 A KR 1019860011589A KR 860011589 A KR860011589 A KR 860011589A KR 890005289 B1 KR890005289 B1 KR 890005289B1
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KR
South Korea
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signal
gate
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terminal
flip
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김정렬
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주식회사 금성사
구자학
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Publication date
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Abstract

내용 없음.No content.

Description

레이저 프린터의 비디오램 제어회로Video RAM Control Circuit of Laser Printer

제 1 도는 본 발명의 적용되는 레이저 프린터의 비디오 메모리시스템 구성도.1 is a configuration diagram of a video memory system of a laser printer to which the present invention is applied.

제 2 도는 제 1 도의 제어신호발생부 및 디램콘트롤러의 입출력 신호 관계도.2 is a relationship between input and output signals of the control signal generator and DRAM controller of FIG.

제 3 도는 본 발명의 비디오램 제어 회로도.3 is a video RAM control circuit diagram of the present invention.

제 4 도는 제 3 도의 동작관계를 나타낸 파형도.4 is a waveform diagram showing an operation relationship of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 제어신호발생부 20 : 디램콘트롤러10: control signal generator 20: DRAM controller

CN1 : 카운터 FF1-FF4 : 플립플롭CN1: Counter FF1-FF4: Flip-Flop

AND1-AND4 : 앤드게이트 OR1-OR7 : 오아게이트AND1-AND4: AND gate OR1-OR7: OA gate

I1-I3 : 인버터 NOR1 : 노아게이트I1-I3: Inverter NOR1: Noah Gate

본 발명은 레이져 프린트의 비디오램 제어회로에 관한 것으로, 특히 그래픽방식의 프린팅 콘트롤러에 있어서, 비디오램을 간단한 구조로서 구동시키기 위한 비디오램 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video ram control circuit for laser printing, and more particularly, to a video ram control circuit for driving a video ram as a simple structure in a graphic printing controller.

종래의 레이져 프린트의 비디오램 제어회로에 있어서는 제어신호발생부 및 카운터부를 전용초집적회로(VLSI)인 디엠에이(DMA)를 사용하여 소자의 수를 작게하였다.In the conventional laser print video RAM control circuit, the number of elements is reduced by using a control signal generator and a counter unit (DMA), which is a dedicated super integrated circuit (VLSI).

그러나, 디엠에이를 사용할 경우는 프로세서와 디엠에이가 비디오램을 수시로 억세스(Access)할 수 있지만 디엠에이가 비디오램을 억세스할 동안에 프로세서는 정지 상태로 있어야 한다. 또한 프로세서에서 비디오램을 억세스할 동안은 디엠에이가 예속상태로 되고, 프로세서가 매스터(Master)로서 데이타버스를 관장하게 되어 비디오램도 억세스한다. 그러나, 비디오데이타인출시에는 별도의 요구 회로에 의하여 디엠에이가 데이타 인출을 요구받게 되고, 이에 따라 디엠에이는 프로세서를 정지상태로 만들고 매스터가 되어 어드레스와 데이타버스를 관장하면서 비디오램을 억세스하게 되었이다.However, in the case of using the DRAM, the processor and the DM may access the video RAM at any time, but the processor should be in the stopped state while the DM accesses the video RAM. In addition, while the processor accesses the video RAM, the DRAM becomes a slave state, and the processor manages the data bus as a master so that the video RAM is also accessed. However, when the video data is fetched, the DM is required to fetch the data by a separate request circuit. Accordingly, the DMA stops the processor, becomes the master, and accesses the video RAM while managing the address and the data bus. to be.

그러나, 이러한 종래의 장치에 있어서는 고가의 디엠에이를 사용하므로 원가상승의 요인이 되었고, 레이저 프린터의 특성상 데이타 인출을 요구하기 위한 별도의 요구 회로가 필요하게 되어 구조가 복잡하게 되며, 또한 디엠에이가 비디오램을 억세스할 동안은 프로세서가 정지상태로 되므로 그 프로세서는 다른일을 수행할 수 없게되는 결점이 있었다.However, in such a conventional apparatus, an expensive DM is used, which is a factor of cost increase, and due to the characteristics of the laser printer, a separate request circuit is required to request data withdrawal, which makes the structure complicated. The processor was idle while accessing VideoRAM, so the processor couldn't do anything else.

본 발명은 이러한 점을 감안하여, 디엠에이를 사용하지 않고, 데이타 인출을 요구하기 위한 요구회로가 필요없이 간단한 구조의 회로로서 비디오램을 제어할 수 있고, 비디오 데이타 인출시에도 프로세서가 정지상태로 되지 않아 다른일을 수행할 수 있게 창안한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.In view of the above, the present invention can control the video RAM as a simple circuit without using a DM and without requiring a circuit for requesting data withdrawal. It is not intended to be able to perform other things, which will be described in detail with reference to the accompanying drawings as follows.

제 1 도는 본 발명이 적용되는 레이져 프린트의 비디오 메모리 시스템 구성도로서 이에 도시한 바와같이, 제어신호발생부(10) 및 디램콘트롤러(20), 카운터부(30), 어드레스 선택부(40), 비디오램(50), 비디오데이타인출부(60)로 구성되고, 제 2 도는 제 1 도의 제어신호발생부(10) 및 디램콘트롤러(20)의 입출력신호 관계도로서 이에 도시한 바와같이, 프로세서의 제어신호인 디바이스선택신호(

Figure kpo00001
) 및 어드레스래치인에이블신호(ALE), 리드제어신호(
Figure kpo00002
), 라이트제어신호(
Figure kpo00003
), 도트클럭신호(DCLK), 비동기된 스캔시작신호(SOS)가 제어신호발생부(10)에 입력되고, 이 제어신호발생부(10)에서 동기된 스캔시작신호(SSOS) 및 카운트(CNT)신호가 출력되어 카운터부(30)로 인가되고, 또 디바이스선택신호(
Figure kpo00004
) 및 어드레스래치인에이블신호(ALED), 제어신호(
Figure kpo00005
), (
Figure kpo00006
), 리프레쉬요구신호(
Figure kpo00007
)가 출력되어 디램콘트롤러(20)에 인가되며, 또 제어신호 발생부(10)에서 로드신호(
Figure kpo00008
)가 출력되어, 그 로드신호(
Figure kpo00009
)와 상기 동기된 스캔시작신호(SSOS), 제어신호(
Figure kpo00010
)가 비데오데이타인출부(60)에 인가되고, 또 디램콘트롤러(20)에서 제어신호(
Figure kpo00011
), (
Figure kpo00012
)가 출력되어, 그 제어신호(
Figure kpo00013
), (
Figure kpo00014
)와 상기 제어신호(
Figure kpo00015
), (
Figure kpo00016
)가 비디오램(50)에 인가되게 되어 있는 것으로, 이를 제 3 도에 의하여 보다 상세히 설명하면 다음과 같다.1 is a configuration diagram of a laser memory video memory system to which the present invention is applied. As shown in FIG. 1, the control signal generator 10, the DRAM controller 20, the counter 30, the address selector 40, And a video RAM 50 and a video data extractor 60. FIG. 2 is an input / output signal relationship diagram of the control signal generator 10 and the DRAM controller 20 of FIG. Device selection signal (control signal)
Figure kpo00001
), Address latch enable signal (ALE), read control signal (
Figure kpo00002
), Light control signal (
Figure kpo00003
), The dot clock signal DCLK, and the asynchronous scan start signal SOS are input to the control signal generator 10, and the scan start signal SSOS and the count CNT synchronized by the control signal generator 10 are received. Signal is output to the counter unit 30, and a device selection signal (
Figure kpo00004
) And address latch enable signal (ALED), control signal (
Figure kpo00005
), (
Figure kpo00006
), Refresh request signal (
Figure kpo00007
) Is output to the DRAM controller 20, and the load signal () in the control signal generator 10
Figure kpo00008
) Is outputted, and the load signal (
Figure kpo00009
) And the synchronized scan start signal (SSOS) and control signal (
Figure kpo00010
) Is applied to the video data extracting unit 60, and the control signal (2) from the DRAM controller 20
Figure kpo00011
), (
Figure kpo00012
) Is outputted to the control signal (
Figure kpo00013
), (
Figure kpo00014
) And the control signal (
Figure kpo00015
), (
Figure kpo00016
) Is applied to the video RAM 50, which will be described in more detail with reference to FIG. 3 as follows.

제 3 도는 본 발명의 비디오램 제어회로의 상세도로서 이에 도시한 바와같이, 디바이스선택신호(

Figure kpo00017
)는 오아게이크(OR1)를 통한 후 플립플롭(FF1)의 출력단자( Q)의 신호와 함께 앤드게이트(AND1)를 통하여 디바이스선택신호(
Figure kpo00018
)로 출력되게 접속하고, 클럭단자(CP)에 도트클럭신호(DLCK)가 인가되는 카운터(CN1)의 출력단자(Q0), (Q2)를 노아게이트(NOR1) 및 앤드게이트(AND3)의 일측입력단자에 접속함과 아울러 출력단자(Q1)를 인버터(I2)를 통하여 그 게이트(NOR1), (AND3)의 타측입력단자에 공통접속하여 그의 출력단자를 플립플롭(FF2), (FF3)의 입력단자(D), (D)에 각각 접속한다. 또 상기 카운터(CN1)의 출력단자(Q2)를 상기 플립플롭(FF1)의 입력단자(D)에 접속함과 아울러 인버터(I3)를 통하여 플립플롭(F4)의 클럭단자(CP) 및 제어신호(CNT)로 출력되게 접속하며, 비동기된 스캔시작신호(SOS)를 상기 플립플롭(FF4)의 입력단자(D)에 인가되게 접속함과 아울러 그 플립플롭(FF4)의 출력단자(Q)와 함께 오아게이트(OR6)를 통하여 동기된 스캔시작신호(SSOS)로 출력되게 접속하고, 이 오아게이트(OR6)의 출력단자를 상기 플립플롭(FF2), (FF3) 및 카운터(CN1)의 리세트단자(
Figure kpo00019
), 플립플롭(FF1)의 세트단자(
Figure kpo00020
) 오아세게이트(OR1) (OR3) (OR4), 낸드게이트(NAND1)의 입력단자에 접속함과 아울러 인버터(I1)를 통한 후 일측입력단자에 어드레스래치인에이블신호(ALE)가 인가되는 앤드게이트(AND2)의 타측입력단자에 접속하고, 이 앤드게이트(AND2)의 출력단자를 상기 플립플롭(FF2)의 출력단자(Q)와 함께 오아게이트(OR2)를 통하여 어드레스래치인에이블신호(ALED)로 출력되게 접속하며, 플립플롭(FF2)의 출력단자(Q)를 플립플롭(FF1)의 클럭단자(CP)에 접속한다.3 is a detailed view of the video RAM control circuit of the present invention, as shown therein, and the device selection signal (
Figure kpo00017
) Is a device selection signal (i) through the AND gate AND1 together with the signal of the output terminal Q of the flip-flop (FF1) after the oak OR1.
Figure kpo00018
Output terminals Q0 and Q2 of the counter CN1 to which the clock signal CP is applied to the clock terminal CP, and the output terminals Q0 and Q2 of the counter gate NOR1 and AND3 AND3. In addition to connecting to the input terminal, the output terminal Q1 is commonly connected to the other input terminals of the gates NOR1 and AND3 through the inverter I2, and the output terminal thereof is connected to the flip-flops FF2 and FF3. Connect to the input terminals D and D, respectively. In addition, the output terminal Q2 of the counter CN1 is connected to the input terminal D of the flip-flop FF1, and the clock terminal CP and the control signal of the flip-flop F4 through the inverter I3. (CNT), the asynchronous scan start signal (SOS) is connected to the input terminal (D) of the flip-flop (FF4) and connected to the output terminal (Q) of the flip-flop (FF4). The output terminals of the ORA OR6 are connected to be outputted together with the scan start signal SSOS through the ORA OR6, and the flip-flops FF2, FF3 and the counter CN1 are reset. Terminals(
Figure kpo00019
), The set terminal of the flip-flop (FF1)
Figure kpo00020
End connected to the input terminals of the ORA gates OR1, OR3, OR4 and NAND1, and the address latch enable signal ALE is applied to one of the input terminals after the inverter I1. The address latch enable signal ALED is connected to the other input terminal of the gate AND2, and the output terminal of the AND gate AND2 is connected to the output terminal Q of the flip-flop FF2 through the OR gate OR2. The output terminal Q of the flip-flop FF2 is connected to the clock terminal CP of the flip-flop FF1.

또한, 리드제어신호(

Figure kpo00021
)는 상기 오아게이트(OR3)를 통한 후 상기 플립플롭(FF3)의 출력단자(
Figure kpo00022
)신호와 함께 앤드게이트(AND4)를 통하여 제어신호(
Figure kpo00023
)로 출력되게 접속하고, 라이트제어신호(
Figure kpo00024
)는 상기 오아게이트(OR4)를 통하여 제어신호(
Figure kpo00025
)로 출력되게 접속하며, 카운터(CN1)의 출력단자에 (Q0, Q1, Q3)를 오아게이트(OR7)를 통한 후 일측입력단자에 도트클럭신호(DCLK)가 인가되는 오아게이트(OR5) 및 상기 앤드게이트(NAND1)를 통하여 리프레쉬요구신호(
Figure kpo00026
)로 출력되게 구성한 것으로, 이와 같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.In addition, the read control signal (
Figure kpo00021
) Is the output terminal of the flip-flop (FF3) after the ora gate (OR3)
Figure kpo00022
Control signal through the AND gate AND4 together with the
Figure kpo00023
), And the light control signal (
Figure kpo00024
Is a control signal through the OA gate OR4.
Figure kpo00025
OA gate OR5 to which the dot clock signal DCLK is applied to one input terminal after (Q0, Q1, Q3) is connected to the output terminal of the counter CN1 through the OR gate OR7, and The refresh request signal through the AND gate NAND1
Figure kpo00026
It is configured to be output to), described in detail the effect of the present invention configured as described above are as follows.

레이져 프린트는 프로세서가 비디오램(50)을 억세스할 때와 비디오데이타인출부(60)가 비디오램(50)을 억세스할때가 시간적으로 구분되어 있고, 비디오데이타인출부(60)가 데이타를 억세스하는 기간은 비동기된 스캔시작신호(SOS)에 의해 결정된다. 즉, 비동기된 스캔시작신호(SOS)가 출력된 상태에서는 비디오데이타인출부(60)가 비디오램(50)을 억세스하고, 비동기된 스캔시작신호(SOS)가 출력되지 않는 상태에서는 프로세서가 비디오램(50)을 억세스하게 된다.Laser printing is time-divided when the processor accesses the video RAM 50 and when the video data extractor 60 accesses the video RAM 50, and the video data extractor 60 accesses the data. The period is determined by the asynchronous scan start signal SOS. That is, when the asynchronous scan start signal SOS is output, the video data extractor 60 accesses the video RAM 50, and when the asynchronous scan start signal SOS is not output, the processor displays the video RAM. (50) is accessed.

우선, 비동기된 스캔시작신호(SOS)가 출력되지 않는 상태에서는 플립플록(FF4)의 입력단자(D)에 저전위 신호가 인가되어 그의 출력단자(Q)에 저전위 신호가 출력되므로 오아게이트(OR6)의 출력단자에 저전위 신호가 출력되어 동기된 스캔시작신호(SSOS)가 출력되지 않는다.First, when the asynchronous scan start signal SOS is not output, a low potential signal is applied to the input terminal D of the flip-flop FF4 and a low potential signal is output to the output terminal Q thereof. The low potential signal is output to the output terminal of OR6), and the synchronized scan start signal SSOS is not output.

이에따라, 카운투(CN1)는 리세트상태로 되고, 플립플롭(FF2)은 리세트상태로 되어 그의 출력단자에 저전위 신호가 출력되며, 플립플롭(FF3)은 리세트되어 그의 출력단자(

Figure kpo00027
)에 고전위 신호가 출력된다. 또한 플립플롭(FF1)은 세트되어 그의 출력단자(Q)에 고전위 신호가 출력된다.Accordingly, the count CN1 is reset, the flip-flop FF2 is reset, and a low potential signal is output to its output terminal, and the flip-flop FF3 is reset and its output terminal (
Figure kpo00027
), A high potential signal is output. The flip-flop FF1 is also set so that a high potential signal is output to its output terminal Q.

따라서, 프로세서에서 디바이스선택신호(

Figure kpo00028
)가 출력되며, 그 디바이스선택신호(
Figure kpo00029
)는 오아게이트(OR1) 및 앤드게이트(AND1)를 통하여 디바이스선택신호(
Figure kpo00030
)로 출력되어 디램콘트롤러(20)에 인가되고, 또 상기 오아게이트(OR6)에서 출력된 저전위 신호는 인버터(I1)를 통하여 고전위 신호로 반전되어 앤드게이트(AND2)의 일측입력단자에 인가되고 있으므로 프로세서의 어드레스래치인에이블신호(ALE)는 앤드게이트(AND2) 및 오아게이트(OR2)를 통하여 디램콘트롤러(20)에 어드레스래치인에이블신호(ALED)로 인가된다. 또한, 리드제어신호(
Figure kpo00031
)는 오아게이트(OR3) 및 앤드게이트(AND4)를 통하여 제어신호(
Figure kpo00032
)로 출력되어 디램콘트롤러(20) 및 비디오램(50)에 인가되고, 라이트제어신호(
Figure kpo00033
)는 오아게이트(OR4)를 통하여 제어신호(
Figure kpo00034
)로 출력되어 디램콘트롤러(20) 및 비디오램(50)에 인가된다.Therefore, the device selection signal (
Figure kpo00028
) Is outputted, and the device selection signal (
Figure kpo00029
) Is a device selection signal (i) through the OR gate OR1 and the AND gate AND1.
Figure kpo00030
Is output to the DRAM controller 20, and the low potential signal output from the OR gate OR6 is inverted into a high potential signal through the inverter I1 and applied to one input terminal of the AND gate AND2. The address latch enable signal ALE of the processor is applied to the DRAM controller 20 as an address latch enable signal ALED through the AND gate AND2 and the OR gate OR2. In addition, the read control signal (
Figure kpo00031
) Is a control signal (i) through the OR gate OR3 and the AND gate AND4.
Figure kpo00032
) Is output to the DRAM controller 20 and the video RAM 50, the light control signal (
Figure kpo00033
) Is a control signal through the OA gate (OR4)
Figure kpo00034
) Is applied to the DRAM controller 20 and the video RAM 50.

이후, 비동기된 스캔시작신호(SOS)가 출력되면 오아게이크(OR6)의 출력단자에 고전위 신호가 출력되어 동기된 스캔시작신호(SSOS)로 인가된다.Thereafter, when the asynchronous scan start signal SOS is output, a high potential signal is output to the output terminal of the ORGAE OR6 and applied as a synchronized scan start signal SSOS.

이에 따라, 상기 신호(

Figure kpo00035
), (ALE), (
Figure kpo00036
)는 각각 오아게이트(OR1), 앤드게이트(AND2), 오아게이트(OR3), (OR4)에 의하여 매스킹되고, 카운터(CN1)가 리세트 상태에서 해제된다.Accordingly, the signal (
Figure kpo00035
), (ALE), (
Figure kpo00036
) Are masked by the OR gate OR1, the AND gate AND2, the OR gate OR3, and the OR4, respectively, and the counter CN1 is released in the reset state.

따라서, 이후 제 4(b) 도에 도시한 바와 같이 출력되는 도트쿨럭신호(DCLK)를 카운터(CN1)에서 카운트하여 그의 출력단자(QO), (Q1), (Q2)에 제 4(c)도, 제4(d)도, 제4(e)도에 도시한 바와같이 출력되므로 노아게이트(NOR1) 및 앤드게이트(AND3)의 출력단자에는 제 4(h)도, 제4(i)도에 도시한 바와 같은 파형신호가 출력된다.Accordingly, as shown in FIG. 4 (b), the dot cool signal DCLK outputted as shown in FIG. 4 (b) is counted by the counter CN1, and the fourth (c) is applied to its output terminals QO, Q1, and Q2. As shown in Figs. 4D and 4E, the output terminals of the NOA gate NOR1 and the AND gate AND3 are the fourth (h) and the fourth (i). A waveform signal as shown in Fig. Is output.

이와 같이 출력된 노아게이트(NOR1) 및 앤드케이트(AND3)의 출력신호는 플립플롭(FF2), (FF3)의 입력단자(D), (D)에 각각 인가되므로 프로세서의 클럭신호(CLK)에 동기되어 그의 출력단자(Q)(

Figure kpo00037
)에 출력되고, 이 출력신호는 오아게이트(OR2) 및 앤드게이트(AND4)를 통하여 어드레스래치인에이블신호(ALED) 및 제어신호(
Figure kpo00038
)로 출력된다.The output signals of the NOA gate NOR1 and the AND gate AND3 output as described above are applied to the input terminals D and D of the flip-flops FF2 and FF3, respectively, to the clock signal CLK of the processor. In synchronization with its output terminal (Q) (
Figure kpo00037
The output signal is output to the address latch enable signal ALED and the control signal through the OR gate OR2 and the AND gate AND4.
Figure kpo00038
Will be printed).

한편, 상기 카운터(CN1)의 출력단자(Q2)신호 및 플립플롭(FF2)의 출력단자( Q)신호가 플립플롭(FF1)의 입력단자(D), (CP)에 각각 인가되므로 그의 출력단자(Q)에는 제 4(g) 도에 도시한 바와같은 파형신호가 출력되고, 이 출력신호는 앤드게이트(AND1)를 통하여 디바이스선택신호(

Figure kpo00039
)로 인가된다.The output terminal Q2 of the counter CN1 and the output terminal Q of the flip-flop FF2 are applied to the input terminals D and CP of the flip-flop FF1, respectively. A waveform signal as shown in FIG. 4 (g) is output to (Q), and this output signal is a device selection signal (
Figure kpo00039
Is applied.

한편, 상기 카운터(CN1)의 출력단자(Q0), (Q1), (Q2)에 출력된 신호는 오아게이트(OR7)를 통한 후 도트클럭신호(DCLK)와 오아게이트(OR5)에서 오아링되고, 이 오아게이트(OR5)의 출력신호는 낸드게이트(NAND1)를 통하여 제 4(j) 도에 도시한 바와 같은 리프레수요구신호(

Figure kpo00040
)로 출력되어 디램콘트롤러(20)에 리프레쉬를 요구하게 된다.On the other hand, the signal output to the output terminals (Q0), (Q1), (Q2) of the counter (CN1) is or is ringed by the dot clock signal (DCLK) and the oragate (OR5) through the oragate OR7 The output signal of the OR gate OR5 is supplied to the refresh request signal as shown in FIG. 4 (j) through the NAND gate NAND1.
Figure kpo00040
) Is output to the DRAM controller 20 to request a refresh.

그리고, 비동기된 스캔시작신호(SOS)의 출력이 중단되는 시점은 비디오데이타인출부(60)와 동기될 필요가 있다.The time point at which the output of the asynchronous scan start signal SOS is stopped needs to be synchronized with the video data extracting unit 60.

왜냐하면, 비동기된 스캔시작신호(SOS)는 비디오데이타 인출로직이 어느상태에 있는지에 상과없이 독립적으로 발생되므로 비디오램(50)의 내용을 읽는 싸이클이 끝난후에 비동기된 스캔시작신호(SOS)가 출력되지 않게할 필요가 있다.Because the asynchronous scan start signal SOS is generated independently regardless of the state of the video data extraction logic, the asynchronous scan start signal SOS is generated after the cycle of reading the contents of the video RAM 50 is completed. You need to disable it.

그런데, 플립플롭(FF4)은 초기에 리세트신호(

Figure kpo00041
)에 의하여 리세트되어 그의 출력단자에 저전위 신호가 출력되고, 비동기된 스캔시작신호(SOS)는 플립플롭(FF4)의 입력단자(D)에 인가되며, 상기 카운터(CN1)의 출력단자(Q2)에서 출력되어 인버터(I3)를 통한 신호가 그 플립플롭(FF4)의 클럭단자(CP)에 인가되므로 동기된 스캔시작신호(SSOS)는 제 4(k) 도에 도시한 바와 같이 출력된다.However, the flip-flop FF4 initially has a reset signal (
Figure kpo00041
The low potential signal is reset to the output terminal thereof, the asynchronous scan start signal SOS is applied to the input terminal D of the flip-flop FF4, and the output terminal of the counter CN1. Since the signal output from Q2) and the inverter I3 is applied to the clock terminal CP of the flip-flop FF4, the synchronized scan start signal SSOS is output as shown in FIG. 4 (k). .

이상에서와 같이 동작되는 본 발명은 고가의 디엠에이와 데이타인출을 요구하기 위한 요구회로를 사용하지 않는 간단한 구조의 회로로 비디오램을 제어할 수 있고, 또 비디오램의 콘트롤은 전용콘트롤러를 사용하여 주행하게 되므로 그 구조를 단순화할 수 있으며, 비디오 데이타 인출시에도 프로세서는 정지되지 않고 다른일을 수행할 수 있는 효과가 있다.The present invention operated as described above can control the video RAM with a circuit of a simple structure that does not use expensive DRAM and a request circuit for requesting data withdrawal, and the control of the video RAM using a dedicated controller. As the vehicle is driven, the structure can be simplified, and the processor can perform other tasks without stopping the video data withdrawal.

Claims (1)

디바이스선택신호(
Figure kpo00042
)는 오아게이트(OR1)를 통한 후 클럭단자(CP)가 플립플롭(FF2)의 출력단자(Q)에 접속된 플립플롭(FF1)의 출력단자(Q)신호와 함께 앤드게이트(AND1)를 통하여 디바이스선택신호(
Figure kpo00043
)로 출력되게 접속하고, 클럭단자(CP)에 도트클럭신호(DLCK)가 인가되는 카운터(CN1)의 출력단자(Q0)는 노아게이트(NOR1)의 일측입력단자에 출력단자(Q2)는 앤드게이트(AND3)으 일측입력단자 및 플립플롭(FF1)의 입력단자(D)에 접속함과 아울러 출력단자(Q1)는 인버터(I2)를 통하여 그 게이트(NOR1), (AND3)의 타측입력단자에 공통 접속하여, 그의 출력단자를 플립플롭(FF2), (FF3)의 입력단자(D)에 각각 접속하며, 비동기된 스캔시작신호(SOS)를 플립플롭(FF4)의 입력단자(D)에 인가되게 접속하여, 그의 출력단자(Q)신호와 비동기된 스캔시작신호(SOS)가 오아게이트(OR6)를 통하여 동기된 스캔시작신호(SSOS)로 출력되게 접속함과 아울러 상기 카운터(CN1) 및 플립플롭(FF2), (FF3)의 리세트단자(
Figure kpo00044
), 플립플롭(FF1)의 세트단자(
Figure kpo00045
), 오아게이트(OR1), (OR3) (OR4) 및 낸드게이트(NAND1)의 입력단자에 공통 인가되게 접속하고, 그 오아게이트(OR6)의 출력신호는 인버터(I1) 및 일측입력단자에 어드레스래치인 에이블신호(ALE)가 인가되는 앤드게이트(AND2), 일측입력단자에 상기 플립플롭(FF2)의 출력단자(Q) 신호가 인가되는 오아게이트(OR2)를 통하여 어드레스래치인 에이블신호(ALED)로 출력되게 접속하며, 상기 카운터(CN1)의 출력단자(Q2) 신호는 인버터(I3)를 통해 제어신호(CNT)로 출력단자8Q0-Q3)에 접속된 오아게이트(OR7)의 출력신호는 로드신호(
Figure kpo00046
)로 출력됨과 동시에 일측입력단자에 도트클럭신호(DCLK)가 인가되는 오아게이트(OR5) 및 상기 낸드게이트(NAND1)를 통하여 리프레쉬요구신호(
Figure kpo00047
)로 출력되게 접속하고, 상기 카운터(CN1)로 출력됨과 동시에 플립플롭(FF4)의 클럭단자(CP)에 인가되게 접속하고, 리드제어신호(
Figure kpo00048
) 및 라이트제어신호(
Figure kpo00049
)는 오아게이트(OR3) 및 일측 입력단자에 플립플롭(FF3)의 출력단자(
Figure kpo00050
)신호가 인가되는 앤드게이트(AND4)와, 오아게이트(OR4)를 각각 통하여 제어신호(
Figure kpo00051
), (
Figure kpo00052
)로 출력되게 접속하여 구성된 것을 특징으로 하는 레이저프린터의 비디오램 제어회로.Device selection signal
Figure kpo00042
) And AND gate AND1 together with the output terminal Q of the flip-flop FF1 connected to the output terminal Q of the flip-flop FF2 after the clock terminal CP through the OR gate OR1. Device selection signal
Figure kpo00043
Output terminal Q0 of the counter CN1 to which the clock signal CP is applied to the clock terminal CP, and the output terminal Q2 is connected to one input terminal of the NOR gate NOR1. The gate AND3 is connected to the one input terminal and the input terminal D of the flip-flop FF1, and the output terminal Q1 is connected to the other input terminal of the gates NOR1 and AND3 through the inverter I2. The output terminal is connected to the input terminal D of the flip-flops FF2 and FF3, respectively, and the asynchronous scan start signal SOS is connected to the input terminal D of the flip-flop FF4. And a scan start signal SOS, which is asynchronous with its output terminal Q signal, to be output as a synchronous scan start signal SSOS via an OR gate OR6, and the counter CN1 and Reset terminal of flip-flop (FF2), (FF3)
Figure kpo00044
), The set terminal of the flip-flop (FF1)
Figure kpo00045
), OA gates OR1, OR3, OR4 and NAND1 are connected to the input terminals in common, and the output signals of the OR gate OR6 are addressed to the inverter I1 and one input terminal. A latch signal ALED through an AND gate AND2 to which a latch-in enable signal ALE is applied, and an OR gate OR2 to which an output terminal Q signal of the flip-flop FF2 is applied to one input terminal. The output signal of the OR gate OR7 connected to the output terminals 8Q0-Q3 via the inverter I3 is connected to the output terminal Q2 of the counter CN1 through the inverter I3. Load signal (
Figure kpo00046
And a refresh request signal through the OR gate OR5 and the NAND gate NAND1 to which the dot clock signal DCLK is applied to one input terminal.
Figure kpo00047
Is connected to the clock terminal CP of the flip-flop FF4 while being connected to the counter CN1.
Figure kpo00048
) And light control signal (
Figure kpo00049
) Is the output terminal of the flip-flop (FF3) at the OR gate and the one input terminal.
Figure kpo00050
Control signal through the AND gate AND4 to which the signal is applied, and the OR gate OR4, respectively.
Figure kpo00051
), (
Figure kpo00052
The video ram control circuit of a laser printer, characterized in that configured to be connected to output.
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