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KR890004479B1 - Semiconductor device and manufacturing method - Google Patents

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KR890004479B1
KR890004479B1 KR1019850003401A KR850003401A KR890004479B1 KR 890004479 B1 KR890004479 B1 KR 890004479B1 KR 1019850003401 A KR1019850003401 A KR 1019850003401A KR 850003401 A KR850003401 A KR 850003401A KR 890004479 B1 KR890004479 B1 KR 890004479B1
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KR
South Korea
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substrate
forming
layer
semiconductor device
gentle slope
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KR1019850003401A
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Korean (ko)
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오사무 와다
다쓰유끼 사나가
슈우이찌 미우라
히데끼 마찌다
시게노부 야마꼬시
데루오 사꾸라이
Original Assignee
후지쓰가부시끼가이샤
야마모도 다꾸마
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Publication date
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Abstract

내용 없음.No content.

Description

반도체장치 및 그 제조방법Semiconductor device and manufacturing method

제1도 내지 제1k도는 본 발명에 따른 반도체장치 제조방법의 실시예를 설명하는 단면도.1 to 1k are cross-sectional views illustrating an embodiment of a semiconductor device manufacturing method according to the present invention.

제2도 및 제3도는 제1도의 부분 확대 단면도.2 and 3 are partially enlarged cross-sectional views of FIG.

제4도는 제1k도의 사시도.4 is a perspective view of FIG.

제5도는 제4도 장치의 개략적 회로도.5 is a schematic circuit diagram of the FIG. 4 apparatus.

제6도는 본 발명에 따른 반도체장치의 실시예를 설명하는 단면도.6 is a cross-sectional view illustrating an embodiment of a semiconductor device according to the present invention.

제7도는 제6도 장치의 개략적 회로도.7 is a schematic circuit diagram of a FIG. 6 device.

제8도는 본 발명에 따른 장치의 다른 실시예의 단면도.8 is a cross-sectional view of another embodiment of a device according to the invention.

제9도는 제8도와 관련된 사시도.9 is a perspective view associated with FIG.

제10도는 제9도 장치의 개략적 회로도.10 is a schematic circuit diagram of the device of FIG.

제11a도 및 제11b도는 기판내의 완만한 계단을 형성하는 방법의 실시예를 설명하기 위한 단면도.11A and 11B are cross-sectional views illustrating an embodiment of a method of forming a gentle step in a substrate.

제12a도 및 제12b도는 기판내의 완만한 계단을 형성하는 방법의 다른 실시예를 설명하기 위한 단면도.12A and 12B are cross-sectional views illustrating another embodiment of a method of forming a gentle step in a substrate.

제13a도 및 제13b도는 기판내의 완만한 계단을 형성하는 방법의 또다른 실시예를 설명하기 위한 단면도.13A and 13B are cross-sectional views illustrating another embodiment of a method of forming a gentle step in a substrate.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 기판면 4 : 낮은 기판표면1: substrate surface 4: lower substrate surface

LD, PD : 광반도체소자 FET : 전자적 반도체소자LD, PD: Optical semiconductor device FET: Electronic semiconductor device

11a, 11b : 배선층 2, 3 : 마스크11a and 11b: wiring layers 2 and 3 mask

721, 722…72n: 폴리이미드수지층 12, 15a, 15b, 15c : 완만 경사면72 1 , 72 2 . 72 n : polyimide resin layer 12, 15a, 15b, 15c: gentle slope

10 : 레지스트층 25, 26, 27, 28 : 전극10: resist layer 25, 26, 27, 28: electrode

본 발명은 반도체장치 및 그 제조방법에 관한 것이다. 특히 광 반도체소자와 통상의 전자적 반도체소자가 실제로 단일기판위에 실질적으로 같이 형성되는 반도체장체에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof. In particular, it relates to a semiconductor device in which an optical semiconductor device and a conventional electronic semiconductor device are actually formed together substantially on a single substrate.

최근 결정성장 및 장치 제조기술의 진보로 인하여 광 및 전자적 장치를 단일 칩으로 제조하는것이 가능해졌다. 이런 광전자 집적회로(OEIC)는 혼성형 개별장치(hybridized discrete device)에 비하여 각종 시스템에 활용되는데 있어서 더 작고 더 쉽게 사용될뿐만 아니라 속도가 더욱 빠르며, 더욱 신뢰적이고 잡음에 더욱 강하다.Recent crystal growth and advances in device manufacturing technology have made it possible to manufacture optical and electronic devices on a single chip. These optoelectronic integrated circuits (OEICs) are not only smaller and easier to use in a variety of systems than hybridized discrete devices, they are also faster, more reliable and more resistant to noise.

매력적이며 중요한 광전자집적회로는 광 반도체소자 예컨대 레이저 다이오드 또는 광디이오드(PD)가 필드효과 트랜지스터(FET)드라이버와 단결정적으로 집적된 것이다.An attractive and important optoelectronic integrated circuit is a single crystal in which an optical semiconductor device such as a laser diode or a photodiode (PD) is integrated with a field effect transistor (FET) driver.

레이저/FET 장치 또는 PD/FET 장치의 조립에 있어서, 각소자가 매우 상위한 층 구조를 갖고 있으므로 레이저 구조와 FET 구조를 정합하는 방법에 문제가 있다.In assembling a laser / FET device or a PD / FET device, since each device has a very different layer structure, there is a problem in the method of matching the laser structure and the FET structure.

레이저 FET보다 더 높은 구조를 가지고 있다. 종래 사진석판기술은 평면을 갖는 웽이퍼를 필요로 하므로 레이저는 에칭된 홈(etched groove)에 형성되어 야만 한다. 기판이(100)을 지향하는 반절연 GaAs 기판이라고 가정하면 기판이 화학적으로 에칭될때(0

Figure kpo00002
)면이 측벽으로서 노출되며(0
Figure kpo00003
)면은 (100)상면에 대하여 55°각을 형성하여 가파른 계단을 갖는 홈이 형성된다. 상기 가파른 계단 자체는 사진석판술을 적용하는 것이 어렵다. 그러므로 레이저/FET 장체의 고집적은 어렵다.It has a higher structure than laser FETs. Conventional photolithography requires a wafer with a flat surface, so the laser must be formed in an etched groove. Assuming the substrate is a semi-insulating GaAs substrate that is oriented at 100, when the substrate is chemically etched (0
Figure kpo00002
The face is exposed as a sidewall (0
Figure kpo00003
The) plane forms a 55 ° angle with respect to the (100) top surface to form a groove having steep stairs. The steep staircase itself is difficult to apply photolithography. Therefore, high integration of the laser / FET body is difficult.

더우기 가파른 55° 각 계단은 흔히 배선파괴를 초래하여 생산량을 감소시킨다.Moreover, steep 55 ° steps often result in breakage of the wires, reducing production.

본 발명의 목적은 종래기술의 상기 단점을 제거하는데 있다.It is an object of the present invention to obviate the above drawbacks of the prior art.

본 발명의 다른목적은 레이저 다이오드등의 광 반도체소자와 FET등의 통상의 전자적 반도체소자가 단일 기판상에 거의 평평하게 형성되는 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device in which an optical semiconductor element such as a laser diode and the like, and an ordinary electronic semiconductor element such as an FET are formed almost flat on a single substrate.

본 발명의 또다른 목적은 광 반도체 소자/통상의 반도체 소자가 고집적으로 단일 기판상에 형성되는 반도체장치를 제공하는데 있다.It is still another object of the present invention to provide a semiconductor device in which an optical semiconductor element / normal semiconductor element is highly integrated on a single substrate.

본 발명에 따라 기판표면으로부터 완만 경사면을 갖는 기판내에 낮은 기판면을 형성하는 단계 : 낮은 기판면상에 기판면과 실질적으로 동위(同位)의 단결정 층을 형성하는 단계 ; 단결정층과 기판면을 각각 이용하여 광 반도체소자와 전자적 반도체소자를 형성하는 단계 ; 및 완만 경사면상에 광 반도체소자와 전자적 반도체소자를 접속하는 배선층을 형성하는 단계를 포함하는 반도체장치 제조방법이 제공된다.Forming a low substrate surface in a substrate having a gentle inclined surface from the substrate surface, the method comprising: forming a single crystal layer substantially on par with the substrate surface on the low substrate surface; Forming an optical semiconductor device and an electronic semiconductor device using the single crystal layer and the substrate surface, respectively; And forming a wiring layer for connecting the optical semiconductor element and the electronic semiconductor element on the gentle inclined surface.

더우기 본 발명에 따라 기판내에 형성되며 제 1 완만 경사면을 갖추고 있으며 기판면에 비하여 낮은 기판면을 갖추고 있는 기판 ; 기판면과 거의 수평인 기판면상에 형성되며 제 1 경사면과 대향하는 제 2 경사면을 갖춘 단결정층 ; 단결정층을 사용하여 제조되는 광 반도체소자 : 기판면을 사용하여 제조되는 전자적 반도체소자 ; 및 광 반도체소자 및 전자적 반도체소자의 전극을 제1 및 제 2 완만 경사면을 통하여 접속하는 배선층을 포함하고 있는 반도체장치가 제공된다.Furthermore, according to the present invention, there is provided a substrate having a first gentle slope and having a lower substrate surface than the substrate surface; A single crystal layer formed on the substrate surface substantially parallel to the substrate surface and having a second inclined surface opposite the first inclined surface; An optical semiconductor device manufactured using a single crystal layer: An electronic semiconductor device manufactured using a substrate surface; And a wiring layer for connecting the electrodes of the optical semiconductor element and the electronic semiconductor element via the first and second gentle inclined surfaces.

본 발명에 따라 더우기 기판을 형성하는 단계 ; 제 1 완만 경사면을 갖추고 있으며 기판면에 비하여 낮은 기판면을 기판면내에 형성하는 단계 ; 낮은 기판면상에 기판면과 거의 수평인 단결정층을 형성하는 단계 ; 단결정층내에 제 1 완만경사면과 대향하는 제 2 완만경사면을 형성하는 단계 ; 단결정층을 사용하여 광 반도체소자를 형성하는 단계 ; 광 반도체소자와 반도체소자의 전극을 제1 및 제2완만경사면을 통하여 접속하는 배선층을 형성하는 단계를 포함하는 반도체장치 제조방법이 제공된다. 첨부된 도면을 참고로하여 바람직한 실시예에 대하여 기술하겠다.Furthermore, forming a substrate according to the present invention; Forming a substrate surface in the substrate surface having a first gentle slope and having a lower surface than the substrate surface; Forming a single crystal layer substantially parallel to the substrate surface on the lower substrate surface; Forming a second gentle slope in the single crystal layer opposite the first gentle slope; Forming an optical semiconductor device using a single crystal layer; There is provided a semiconductor device manufacturing method comprising forming a wiring layer for connecting an optical semiconductor device and an electrode of the semiconductor device through first and second gentle slopes. Hereinafter, exemplary embodiments will be described with reference to the accompanying drawings.

제1a도 내지 제1k도는 본 발명에 따른 반도체장치 제조방법을 설명하는 단면도이다. 제1a도에 도시된 바와같이 GaAs기판(1)이 제공된 후에 예컨데 5 내지 15㎛의 두께를 갖춘 AZ4620(Hoechst에 의하여 제조 되었음) 광 레지스트(photo resist)(2)가 GaAs 기판(1) 표면위에 형성된 제1b도에 도시된 바와같은 스트립(stripe)형으로 패턴(pattern)된다. 레지스트층의 스트립 폭(W)은 50 내지 200㎛이며 바람직하게는 100㎛이다. 두께(d)는 7 내지 8㎛이다.1A to 1K are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention. After the GaAs substrate 1 has been provided as shown in FIG. 1A, for example, an AZ4620 (manufactured by Hoechst) photoresist 2 having a thickness of 5 to 15 μm is deposited on the surface of the GaAs substrate 1. It is patterned into a stripe shape as shown in FIG. 1B. The strip width W of the resist layer is 50 to 200 mu m, preferably 100 mu m. Thickness d is 7-8 micrometers.

다음에 제1c도에 도시된 바와같이 굳히기 위한 열처리가 200℃의 온도에서 10분동안 실행되어 레지스트층(2)의 에지를 완만한 경사면으로 변하게 하고 레지스터막(2)의 두께(d')를 약 8 내지 10㎛로 증가시킨다.Then, as shown in FIG. 1C, a heat treatment for hardening is performed at a temperature of 200 ° C. for 10 minutes to change the edge of the resist layer 2 into a gentle inclined plane and to change the thickness d ′ of the resist film 2. Increase to about 8-10 μm.

상기 열처리에서 온도는 통상의 포스트배킹(post baking)온도 보다 낮은 200℃이다. 폭(W)은 마스크(2)에지의 기울기(

Figure kpo00004
)는 대략 5°내지 15°이다. 레지스트 마스크와 두께(d')는 후에 홈이 형성될 반도체 레이저층의 전체 두께보다 더 커야만 한다. 가열된 마스크의 기울기를 결정하는 몇개의 규칙이 있다. 즉 W와 d사이의 하나의 관계는 에지의 하나와 기울기에 대응한다.The temperature in this heat treatment is 200 ° C., lower than the normal post baking temperature. The width W is the slope of the edge of the mask 2 (
Figure kpo00004
) Is approximately 5 ° to 15 °. The resist mask and thickness d 'must be greater than the total thickness of the semiconductor laser layer in which the grooves will later be formed. There are several rules for determining the slope of a heated mask. That is, one relationship between W and d corresponds to one of the edges and the slope.

제1d도에 도시된 바와같이 레지스트층(3)이 획득된 구조위에 형성된 다음 패턴된다. 패턴된 레지스트층(3)은 5 내지 15㎛의 두께를 갖는다. 레지스트막(2)이 열처리 되었기 때문에 그것은 레지스터층(3)의 패턴공정에서 제거되지 않는다. 다음에 제1d도의 중심과 대향하는 레지스트(2)의 완만한 경사면이 노출되며 다른편 경사면은 레지스트층(3)에 의하여 보호된다. 약간의 열처리가 실행되어 패턴된 레지스트막(3)을 건조한다. 제1e도에 도시된 바와같이 이온빔에칭 예컨데 아르곤이온(Ar+)빔에칭이 GaAs 기판(1)을 회전시키는동안 메사(mesa)을 에칭하는데 이용되며 상기 이온빔에칭 공정에서 이온빔은 약 70°의 각에서 GaAs 기판(1)을 조사(照射)한다.As shown in FIG. 1D, a resist layer 3 is formed on the obtained structure and then patterned. The patterned resist layer 3 has a thickness of 5 to 15 mu m. Since the resist film 2 has been heat treated, it is not removed in the pattern process of the resist layer 3. Next, the gentle inclined surface of the resist 2 facing the center of FIG. 1d is exposed and the other inclined surface is protected by the resist layer 3. A slight heat treatment is performed to dry the patterned resist film 3. As shown in FIG. 1e, ion beam etching, for example, argon ion (Ar + ) beam etching, is used to etch mesas while rotating the GaAs substrate 1, in which the ion beam is angled at about 70 °. The GaAs substrate 1 is irradiated with light.

메사높이(h)는 약 10㎛일때 이온빔에칭공정이 끝난다. 다음에 약 50° 내지 150°각의 경사면(12)을 갖는 홈(4)이 GaAs 기판(1)내에 형성된다. 이온빔에칭조건은 500의 가속전압과 0.57mA/cm2의 이온 전류밀도이다.The mesa height (h) is about 10 ㎛ finish the ion beam etching process. Next, a groove 4 having an inclined surface 12 at an angle of about 50 ° to 150 ° is formed in the GaAs substrate 1. The ion beam etching conditions are an acceleration voltage of 500 and an ion current density of 0.57 mA / cm 2 .

즉 이온빔에칭공정은 각종재료와 관계없이 모든기판표면을 똑같이 에칭한다. 결과적으로 마스크(2, 3)의 표면형태가 에칭된 기판(1)의 표면으로 이동된다.In other words, the ion beam etching process etches all substrate surfaces equally regardless of various materials. As a result, the surface form of the masks 2 and 3 is moved to the surface of the etched substrate 1.

제1f도에 도시된 바와같이 레지스트층(2, 3)이 다음에 제거되고 GaAs 기판(1)이 완만경사면(12)을 갖춘 메사형 오목부 즉 홈(4)을 갖는다.As shown in FIG. 1f, the resist layers 2 and 3 are next removed and the GaAs substrate 1 has mesa-shaped recesses or grooves 4 with a gentle slope 12. As shown in FIG.

제1g도에 도시된 바와같이 n+형 GaAs 층, n형 Al0.3Ga0.7As층등으로 구성되는 반도체, 레이저층(5)이 분자빔 에피택시(epitaxy)(MBE)에 의하여 전 GaAs 기판(1)위에 성장된다. 층구조는 광 반도체소자(예컨데 LD 또는 PD도 가능)의 구조와 대응한다.As shown in FIG. 1G, a semiconductor composed of an n + type GaAs layer, an n type Al 0.3 Ga 0.7 As layer, and the like, and the laser layer 5 are formed by the molecular beam epitaxy (MBE). Grow above) The layer structure corresponds to that of an optical semiconductor element (for example, LD or PD).

제1h도에 도시된 바와같이 반도체 레이저층(5)은 제1g도에서 마스크(2, 3)로 도신된 2개의 상기 완만 경사면 형성 계단을 이용하여 패턴된다.As shown in FIG. 1h, the semiconductor laser layer 5 is patterned using the two gentle sloping surface formation steps drawn to the masks 2 and 3 in FIG. 1g.

제1i도에 도시된 바와같이 SiO2층(7)은 획득된 구조위에 형성된 다음에 SiO2층이 에칭된 홈에 형성된 층(5)을 덮도록 패턴된다. 다음에 GaAs에피택셜층(8)이 다결정(A1)GaAs층(9)을 SiO2층(7)위에 형성되는 동안 기판상에 성장된다. FET 에피택셜층(8)의 구조는 반도체 레이저층(5)보다 크지않은 두께의 FET 구조와 대응한다.No. 1i as shown in Fig SiO 2 layer 7 is patterned so as to cover the layer (5) formed in the etching the SiO 2 layer formed on the obtained structure following the groove. A GaAs epitaxial layer 8 is then grown on the substrate while the polycrystalline (A1) GaAs layer 9 is formed on the SiO 2 layer 7. The structure of the FET epitaxial layer 8 corresponds to the structure of the FET having a thickness not larger than that of the semiconductor laser layer 5.

제1j도에 도시된 바와같이 다 결정(A1) GaAs층(9)이 화학적 에칭공정에 의하여 제거되며 레지스트층(10)은 마스크로서 이용된다. 그후에 SiO2층(7)이 또한 에칭되며 레지스트층(10)에 제거된다. 다음에 제1k도에 도시된 바와같이 각종 LD 및 FET 전극과 배선층(11a, 11b)이 1K도에 도시된 바와같이 완만경사면(12)상에 형성된다. 완만경사면(12)을 제조하는 의미는 주로 OEIC를 제조하는데 필요한 2가지 점에 있다.As shown in FIG. 1j, the polycrystalline (A1) GaAs layer 9 is removed by a chemical etching process and the resist layer 10 is used as a mask. Thereafter, the SiO 2 layer 7 is also etched and removed in the resist layer 10. Next, as shown in FIG. 1k, various LD and FET electrodes and wiring layers 11a and 11b are formed on the gentle slope 12 as shown in 1K. The meaning of manufacturing the gentle slope 12 is mainly in two points necessary to manufacture the OEIC.

첫째로 배선층 LD와 FET 사이의 경사면상에 부착하기 위하여 경사면이 완만해야 한다. 왜냐하면 두꺼운 배선층을 종래 사용된 것과 같은 가파른 경사면상에 부착하한다는 것을 극히 어렵기 때문이다.First, the inclined surface must be gentle to attach on the inclined surface between the wiring layer LD and the FET. This is because it is extremely difficult to attach a thick wiring layer on a steep inclined surface as conventionally used.

둘째로 기판의 전표면상에 형성되는 배선층(11a, 11b)의 패턴공정에서 포트 레지스트층은 배선층상에 코티되어야만 한다. 코팅하는 레제스트막의 두께는 가파른 경사면상에 고르게 덮여질만큼 충분히 커야만 한다. 이것은 FET 배선이 패턴되는 상면상에 코팅되는 레지스트의 두께가 두껍게 된다는 것을 의미한다. 이것은 두꺼운 레지스트 때문에 FET IC 용의 미세한 패턴을 형성하는 것을 불가능하게 한다.Secondly, in the patterning process of the wiring layers 11a and 11b formed on the entire surface of the substrate, the port resist layer must be coated on the wiring layer. The thickness of the resist film to be coated must be large enough to evenly cover the steep slopes. This means that the thickness of the resist coated on the top surface on which the FET wiring is patterned becomes thick. This makes it impossible to form fine patterns for FET ICs because of the thick resist.

한편 본 발명에서는 경사면이 완만하므로 레지스트를 얇게 코팅할 수 있어 미세한 패턴의 형성이 가능하다.On the other hand, in the present invention, since the inclined surface is smooth, the resist can be coated thinly, so that a fine pattern can be formed.

제1k도와 관련되는 상세한 설명을 하겠다.A detailed description will be made in relation to FIG.

제2도는 본 발명에 다른 구조의 실시예를 설명하는 제 1k도의 부분 확대 단면도이다.FIG. 2 is a partially enlarged cross-sectional view of FIG. 1K illustrating an embodiment of a structure according to the present invention.

제2도에서 참조번호(1)는 GaAs 기판을 나타내며, 14는 다층구조를 갖는 반도체 레이저구조를, 15는 오목부를, 15a, 15b, 15c는 완만 경사면을, 16은 n+형 GaAs의 측면 접촉층, 17은 n형 Al0.3Ga0.7As의 n측 크레드층을, 18은 n형 또는 p형 GaAs중 하나인 활성층을, 19는 p형 Al0.3Ga0.7As 의 p측 크레드층을, 20은 p+형 GaAs의 p측 접촉창을, 21은 FET층을, 22는 도오프되지 않은 GaAs층을, 23은 n GaAs FET 활성층을, 25는 AuZn의 p측 접촉전극을, 26은 AuGe/Ni의 소오스전극을, 27은 AuGe/Ni의 드레인 전극을, 28은 Al의 게이트전극은, 30은 SiO2의 절연층을, 및 31은 Au/Cr의 배선층을 각각 나타낸다. 제1k도에서 좌수측 완만 경사면상에 계단이 있을지라도 제2도에서 완만경사면(15b)에서 도시된 바와같은 계단을 형성하지 않는것이 가능하다.In Fig. 2, reference numeral 1 denotes a GaAs substrate, 14 denotes a semiconductor laser structure having a multi-layer structure, 15 denotes a concave portion, 15a, 15b, 15c denotes a gentle slope, and 16 denotes a side contact of n + type GaAs. Layer, 17 is an n-side creed layer of n-type Al 0.3 Ga 0.7 As, 18 is an active layer of either n-type or p-type GaAs, 19 is a p-side creed layer of p-type Al 0.3 Ga 0.7 As, and 20 is p-side contact window of p + type GaAs, 21 is FET layer, 22 is undoped GaAs layer, 23 is n GaAs FET active layer, 25 is AuZn p-side contact electrode, 26 is AuGe / Ni A source electrode of Fig. 27 denotes a drain electrode of AuGe / Ni, 28 an Al gate electrode, 30 an SiO 2 insulating layer, and 31 an Au / Cr wiring layer. Although there is a step on the left-handed gentle slope in FIG. 1k, it is possible not to form a step as shown in the gentle slope 15b in FIG.

p측 접촉전극(25)이 완만경사면(15a, 15b)상에 형성된 배선층을 통하여 드레인 전극(27)에 접속되는 제2도구조의 제조방법을 설명하겠다.The manufacturing method of the second schematic structure in which the p-side contact electrode 25 is connected to the drain electrode 27 through the wiring layer formed on the gentle inclined surfaces 15a and 15b will be described.

상술한 바와같은 완만경사면(15a)이 형성된 후에 n측 접촉층(16)이, n측 크레드층(17), 활성층(18), p측 크레드층(19) 및 p측 접촉층(20)이 계속적으로 형성된다. n측 접촉층(16) 내지 p측 접촉증(20)으로 구성되는 다층(14)은 상기의 완만경사면 형성공정에 의하여 패턴된다.After the gentle inclined surface 15a as described above is formed, the n-side contact layer 16 is formed of the n-side cladding layer 17, the active layer 18, the p-side cladding layer 19 and the p-side contacting layer 20. It is formed continuously. The multilayer 14 composed of the n-side contact layers 16 to p-side contact marks 20 is patterned by the above-mentioned gentle slope formation process.

다음에 도프되지 않은(undoped)GaAs층(22)과 n GaAs 활성층(23)으로 구성되는 FET층(21)은 제1i도 및 제1j도에서 상술한 MBE에 의하여 형성된다.Next, an FET layer 21 composed of an undoped GaAs layer 22 and an n GaAs active layer 23 is formed by the MBE described above in FIGS. 1I and 1J.

LD용 p측 접촉전극(25)은 리프트 오프(lift off)공정에 의하여 p측 접촉층(20)위에 형성된다.The p-side contact electrode 25 for LD is formed on the p-side contact layer 20 by a lift off process.

그후에 n측 접촉전극(33)은 리프트오프공정과 합급(allying)에 의하여 n측 접촉층위에 형성된다. FET용 소오스전극(26)과 드레인전극(27)이 또한 FET층(21)위에 형성된다.Thereafter, the n-side contact electrode 33 is formed on the n-side contact layer by a lift off process and allying. A source electrode 26 and a drain electrode 27 for the FET are also formed on the FET layer 21.

절연층(30)은 스퍼터링(sputtering)공정에 의하여 획득된 구조위에 형성되며 사진석판술에 의하여 패턴된다.The insulating layer 30 is formed on the structure obtained by the sputtering process and patterned by photolithography.

배선층(31a)이 리프트오프공정에 의하여 절연층(30)을 경유하여 완만경사면(15a, 15b)상에 형성된다.The wiring layer 31a is formed on the gentle inclined surfaces 15a and 15b via the insulating layer 30 by the lift-off process.

따라서 제2도 구조가 단일 GaAs 기판상에 형성될 수 있다.Thus, the second degree structure can be formed on a single GaAs substrate.

제3도는 제1k도의 다른 부분확대단면도이다. 제3도에서 제2도에서와 동일한 참조번호는 동일부분을 나타낸다.3 is another partially enlarged cross-sectional view of FIG. 1k. The same reference numerals as in FIG. 3 in FIG. 3 denote the same parts.

도면으로부터 알수있는 바와같이 소오스전극(26)은 절연층(30)을 경유하여 완만 경사면(15d)위에 형성된 배선(31b)을 통하여 n측 접촉전극(33)에 접속된다.As can be seen from the figure, the source electrode 26 is connected to the n-side contact electrode 33 via the wiring 31b formed on the gentle slope 15d via the insulating layer 30.

제4도는 제1k도에 관한 사시도이며 제1k도는 선(AA)을 따라 절단된 단면도이다.4 is a perspective view of FIG. 1k and FIG. 1k is a cross-sectional view taken along line AA.

제5도는 제4도 장치의 회로도이다.5 is a circuit diagram of the FIG. 4 apparatus.

제4도와 제5도로부터 쉽게 이해되듯이 완만층(15a, 15b)상의 배선(31a)LD와 FET Q2사이에 접속되며, 완만층(15d)상의 배선(31b)은 LD와 FET Q1을 접속한다. 상기 실시예에서 LD와 Q2는 OEIC 내에 형성된 배선(31a)에 의하여 접속될 수 있어 OEIC의 특성이 개선된다.As can be easily understood from FIGS. 4 and 5, the wiring 31a on the gentle layers 15a and 15b is connected between the LD and the FET Q 2 , and the wiring 31b on the gentle layer 15d connects the LD and the FET Q 1 . Connect. In the above embodiment, the LD and Q 2 can be connected by the wiring 31a formed in the OEIC, so that the characteristics of the OEIC are improved.

제 6a도는 본 발명에 따른 반도체장치의 실시예를 설명하는 단면도이다. 제6ae에서 LD와 FET는 GaAs기판(1)위에 형성된다. 드레인전극(27)은 평면상에 형성된 배선(31c)을 경유하여 p측 접촉전극(25)에 접속된다.6A is a cross-sectional view illustrating an embodiment of a semiconductor device according to the present invention. In 6ae, LD and FET are formed on the GaAs substrate 1. The drain electrode 27 is connected to the p-side contact electrode 25 via the wiring 31c formed on the plane.

상기 실시예의 공정은 1a도 내지 1h도에서 도시된 공정과 거의 동일한다. 즉 제 6b도에 도시된 바와같이 반도체 레이저층(5)을 형성한 후에 마스크(2, 3)의 에지가 층(5)의 기울기(5a로 도시됨)에 대응 하도록 결합마스크(2, 3)이 형성된다. 그후에 평면(32)이 상술한 바와같이 이온빔에총공정을 실행함으로써 완만 경사면(15a)상에 형성될 수 있다.The process of this embodiment is almost the same as the process shown in Figs. 1A to 1H. That is, after forming the semiconductor laser layer 5 as shown in FIG. 6B, the coupling masks 2 and 3 so that the edges of the masks 2 and 3 correspond to the inclination of the layer 5 (illustrated by 5a). Is formed. Thereafter, the plane 32 can be formed on the gentle inclined surface 15a by performing a total process on the ion beam as described above.

제2도 및 제3도에서와 같이 동일참조번호는 동일부분을 나타낸다. 제7도는 제6도 장치의 개략적 회로도이다.Like reference numerals denote like parts as in FIGS. 2 and 3. 7 is a schematic circuit diagram of the FIG. 6 apparatus.

제8도는 본 발명에 따른 장치의 다른 실시예의 단면도이다. 제8도에서 핀 포트-다이오드(PIN PD)와 FET는 단일의 반절연 GaAs 기판(1)상에 형성된다. 제8도에서 참조번호(40)는 n+형 GaAs층이며 41은 n-형 GaAs층을, 42은 고저항성 Al0.3Ga0.7As층을, 43은 Zn 확산영역을, 45는 Si3N4층을, 46은 도프되지 않은 GaAs층을 47은 n형 GaAs층을, 48은 A전극을, 50은 Au/Ti의 배선층을, 51은 Au/Au Ge 전극을, 및 52는 Au/Zu/Au전극을 각각 나타낸다.8 is a cross-sectional view of another embodiment of a device according to the invention. In FIG. 8, the pin port diode (PIN PD) and the FET are formed on a single semi-insulating GaAs substrate 1. In FIG. 8, reference numeral 40 denotes an n + type GaAs layer, 41 denotes an n − type GaAs layer, 42 denotes a high resistivity Al 0.3 Ga 0.7 As layer, 43 denotes a Zn diffusion region, and 45 denotes a Si 3 N 4 layer. Layer, 46 undoped GaAs layer, 47 n-type GaAs layer, 48 A electrode, 50 Au / Ti wiring layer, 51 Au / Au Ge electrode, and 52 Au / Zu / Each Au electrode is shown.

제8도에 도시된 바와같이 Al전극(48)은 완만경사면(15a, 15b)상에 연속적으로 놓여있는 Au/Ti배선층(50)에 의하여 Au/Zu/Au 전극과 상호접속된다.As shown in FIG. 8, the Al electrode 48 is interconnected with the Au / Zu / Au electrode by an Au / Ti wiring layer 50 continuously placed on the gentle inclined surfaces 15a and 15b.

제9도는 선(B-B)의 단면도인 제8도 장치의 사시도이다.9 is a perspective view of the device of FIG. 8, which is a cross-sectional view of the line B-B.

제10도는 제9도 장치의 회로도이다.10 is a circuit diagram of the device of FIG.

반절연 GaAs 기판내에 완만경사면을 갖는 오목부를 형성하는 또다른 방법에 대하여 기술하겠다. 제11a도와 제11b도는 일방법을 설명하는 실시예의 단면도이다.제 11a도에 도시된 바와같이 예컨데 6㎛의 두께를 갖는 레지스트층(61)이 형성된다. 레지스트층(61)은 테이퍼벽(taper wall)과 유리섬유(63)를 갖춘 호올(64)을 갖는 광감지유리의 마스크를 통하여 노출된다. 유리섬유(63) 바로아래의 레지스트층이 대부분 노출되며 거리가 유리섬유 바로 아래의 레지스트층의 위치보다 더 크므로 노출량은 점점 줄어든다. 다음에 제11b도에 도시된 바와같이 레지스트층은 완만 경사면(65)을 갖는 패턴(66)을 갖는다.Another method of forming recesses with gentle slopes in a semi-insulating GaAs substrate will be described. 11A and 11B are cross-sectional views of the embodiment for explaining one method. As shown in FIG. 11A, a resist layer 61 having a thickness of, for example, 6 mu m is formed. The resist layer 61 is exposed through a mask of photosensitive glass having a taper wall and a horn 64 with glass fibers 63. The resist layer directly under the glass fiber 63 is mostly exposed and the exposure is gradually reduced since the distance is larger than the position of the resist layer directly under the glass fiber. Next, as shown in FIG. 11B, the resist layer has a pattern 66 with a gentle slope 65. As shown in FIG.

그후에 이온에칭 또는 반응이온에칭을 이용하여 획득된 전체구조가 에칭된다. 다음에 동일패턴(66)을 갖는 오목부가 반절연 GaAs 기판(1)내에 형성된다.Thereafter, the entire structure obtained using ion etching or reactive ion etching is etched. Next, a concave portion having the same pattern 66 is formed in the semi-insulating GaAs substrate 1.

제12a도 및 제12b도는 제12a도에 도시된 바와같은 기판내에 완만 경사면을 형성하는 방법의 다른 실시예를 설명하는 단면도이며, 예컨대 6㎛의 두께를 갖는 폴리이미드층이 반절연 GaAs 기판(1)상에 형성된다. 폴리이미드(polyimide)층은 완만 경사면을 갖는 오목부가 형성되는 폴리이미드부가 주변부에 비하여 덜 조사되도록 레이저가 조사된다. 오목부 형성부의 중심은 전혀 조사되지 않을 수 있다. 그후에 반절연 GaAs기판용 오목부 형성공정은 제11b도에 설명된 바와같이 실행된다.12A and 12B are cross-sectional views illustrating another embodiment of a method of forming a gentle inclined surface in a substrate as shown in FIG. 12A, for example, in which a polyimide layer having a thickness of 6 mu m is a semi-insulating GaAs substrate 1 Is formed on The polyimide layer is irradiated with a laser so that the polyimide portion in which the concave portion having a gentle slope is formed is irradiated less than the peripheral portion. The center of the recess formation may not be irradiated at all. Thereafter, the process of forming the recesses for the semi-insulated GaAs substrate is performed as described in FIG. 11B.

제13a도 및 제13b도는 기판내에 완만 경사면을 형성하는 방법을 설명하는 다른 실시예의 단면도이다. 제13a도에 도시된 바와같이, 예컨데 6000Å의 두께를 갖는 제1폴리이미드 수지층(721)이 반절연 GaAs 기판(1)상에 형성된다. 다음에 제1폴리이미드수지층(721)은 예컨데 200℃의 제1온도(T1)에서 열처리된다. 제2폴리이미드수지층(722)은 제1폴리이미드수지층(711)위에 형성되며 제1온도보다 낮은 제2온도(T2)예컨데 180℃에서 열처리된다. 이공정은 n번째 폴리이미드층이 (n-1)번째 폴리이미드층위에 형성되어 온도(Tn-1)보다 낮은온도(Tn)에서 열처리 될때까지 반복된다. 따라서 폴리이미드수지다층(72)은 반절연 GaAs 기판상에 형성된다. 폴리이미드수지가 더 높은 온도에서 열처리될때 에칭비율은 감소한다.13A and 13B are cross-sectional views of another embodiment illustrating a method of forming a gentle slope in a substrate. Article 13a as shown in Figure, for example a first polyimide resin layer (72 1) having a thickness of 6000Å is formed on the semi-insulating GaAs substrate 1. Next, the first polyimide resin layer (72 1) is for example heat-treated at a first temperature (T 1) of 200 ℃. The second polyimide resin layer 7 2 is formed on the first polyimide resin layer 7 1 1 and is heat treated at a second temperature T 2 , for example, lower than the first temperature, for example, 180 ° C. FIG. This process is repeated until the nth polyimide layer is formed on the (n-1) th polyimide layer and heat treated at a temperature Tn lower than the temperature Tn-1. Thus, polyimide resin layer 72 is formed on a semi-insulating GaAs substrate. The etch rate decreases when the polyimide resin is heat treated at higher temperatures.

다음에 제13b도에서 도시된 바와같이 폴리이미드수지다층 (72)은 부식재(etchant)에 의하여 에칭되어 완만 경사면(76)을 갖는 오목부(75)가 폴리이미드다층(72)에 형성되도록 마스크로서 개구(74)를 갖는 레지스트층(73)으로 사용된다. 제11b도에서 설명된 바와같이 오목부 형성공정이 반절연 GaAs 기판에 대하여 실행된다.Next, as shown in FIG. 13B, the polyimide resin layer 72 is etched by an etchant so that a recess 75 having a gentle inclined surface 76 is formed in the polyimide layer 72. As a resist layer 73 having an opening 74 as an example. As described in FIG. 11B, a recess forming process is performed on the semi-insulating GaAs substrate.

더우기 또다른 실시예가 제13a도, 제13b도를 이용하여 설명될 것이다. 본 실시예에서 다층(721, 722, … 72n)은 x가 721부터 72n으로 점점 증가되는AlxGa1-xAs층으로 구성된다. 다음에 HF를 포함하는 부식재를 이용하는 웨트 에칭공정(wet etching process)이 실행되어 AlGaAs가 GaAs 또는 과량의 Al을 갖는 AlGaAs보다 더 빨리 에칭되므로 에칭된 패턴이 제13b도에 도시된 바와같이되며 완만경사면(76)을 갖는다. 그후에 대안적 방법이 있다. 첫째 방법은 이온빔에칭이 전에 설명한 공정과 동일한 방법으로 간단히 실행된다. 제2방법은 다층(72)이 AlGaAs 화합물 반도체를 구성하므로 FET 구조는 다층(72)상 또는 내에 형성된다.Moreover, another embodiment will be described using FIGS. 13A and 13B. In this embodiment, the multilayers 72 1 , 72 2 ,... 72 n are composed of an Al x Ga 1-x As layer in which x gradually increases from 72 1 to 72 n . Next, a wet etching process using a corrosive containing HF is performed so that the AlGaAs is etched faster than GaAs or AlGaAs with excess Al, so the etched pattern is smooth as shown in FIG. Has an inclined surface 76. There is an alternative method. The first method is simply performed by ion beam etching in the same way as the process described previously. In the second method, since the multilayer 72 constitutes an AlGaAs compound semiconductor, the FET structure is formed on or within the multilayer 72.

Claims (25)

기판(1)내에 기판면에 대하여 완만 경사면을 갖는 낮은 기판표면을 형성하는 단계 ; 낮은 기판표면상에 기판면과 실질적으로 수평한 단결정층을 형성하는 단계 ; 단결정 층과 기판면을 각각 이용하여 광 반도체소자와 전자적 반도체소자를 형성하는 단계 ; 완만 경사면상에 광 반도체소자와 전자적 반도체소자를 접속하는 배선층을 형성하는 단계로 구성되는 반도체장치 제조방법.Forming a low substrate surface having a gentle inclined surface with respect to the substrate surface in the substrate 1; Forming a single crystal layer substantially lower with the substrate surface on the lower substrate surface; Forming an optical semiconductor device and an electronic semiconductor device using the single crystal layer and the substrate surface, respectively; A method of manufacturing a semiconductor device, comprising forming a wiring layer for connecting an optical semiconductor element and an electronic semiconductor element on a gentle slope. 제1항에 있어서, 상기 기판이 반절연 GaAs 인것을 특징으로 하는 반도체장치 제조방법.The method of claim 1, wherein the substrate is semi-insulated GaAs. 제1항에 있어서, 상기 완만 경사면은 상기 기판상에 제1레지스트(resist)층(2)을 스트립(stripe)형으로 형성하는 단계 ; 스트립형 레지스트층을 열처리하여 스트립형 레지스트층의 에지를 둥글게하는 단계 ; 완만경사면이 한측에 형성될곳 이외의 영역상의 스트립형 레지스트막과 기판을 덮는 단계 ; 및 이온빔에칭에 의하여 노출된 기판을 에칭하는 단계에 의하여 상기 기판위에 형성되는 것을 특징으로 하는 반도체장치 제조방법.The method of claim 1, wherein the gentle slope comprises: forming a first resist layer (2) in a strip shape on the substrate; Heat-treating the strip type resist layer to round the edges of the strip type resist layer; Covering the strip-type resist film and the substrate on a region other than where a gentle slope is formed on one side; And etching the substrate exposed by ion beam etching. 제1항에 있어서, 상기 완만경사면이 상기 기판위에 레지스트층(61)을 형성하는 단계와 광을 분산시키거나 모으는 광학특성을 갖는 마스크로 이용하기 위하여 레지스트층을 노출하는 단계에 의하여 상기 기판상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.The method of claim 1, wherein the gentle inclined surface is formed on the substrate by forming a resist layer 61 on the substrate and exposing the resist layer for use as a mask having optical properties for dispersing or collecting light. A semiconductor device manufacturing method characterized in that it is formed. 제4항에 있어서, 상기 마스크는 테치퍼(taper) 호올(hole)(64)과 테이퍼호올내에 배열된 광섬유(optical fiber)(63)를 갖는 광 감지유리로 구성되는 것을 특징으로 하는 반도체장치 제조방법5. The semiconductor device according to claim 4, wherein the mask is made of a photosensitive glass having a taper hole 64 and an optical fiber 63 arranged in the taper hole. Way 제1항에 있어서, 상기 완만경사면은 상기 기판상에 폴리이미드수지층(polymide resin layer)을 형성하는 단계 ; 폴리이미드수지층에 국부온도분포를 갖능 열처리를 가하는 단계 ; 완만 경사면을 갖는 오목부(recess)를 형성하기 위하여 열처리된 폴리이미드수지층을 마스크를 통하여 패턴하는 단계 ; 건조에칭공정에 의하여 기판을 패턴하는 단계에 의하여 상기 기판상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.The method of claim 1, wherein the gentle slope comprises: forming a polyimide resin layer on the substrate; Applying a heat treatment having a local temperature distribution to the polyimide resin layer; Patterning the heat-treated polyimide resin layer through a mask to form a recess having a gentle slope; A method of manufacturing a semiconductor device, characterized in that formed on the substrate by patterning the substrate by a dry etching process. 제6항에 있어서 상기 건조에칭은 이온빔에칭 또는 반응이온에칭인 것을 특징으로 하는 반도체장치 제조방법.The method of claim 6, wherein the dry etching is ion beam etching or reactive ion etching. 제1항에 있어서, 상기 완만경사면은 기판위에 제1온도로 열처리 되는 제1폴리이미드수지층과 제1온도보다 더 낮은 제2온도로 열처리된 제2폴리이미드수지층등을 형성함으로써 획득되는 폴리이미드수지 다층을 형성하는 단계 ; 완만 경사면을 갖는 오목부가 형성되도록 마스크를 통하여 폴리이미드 수지 다층을 형성하는 단계 : 건조 에칭공정에 의하여 기판을 패턴하는 단계, 로 구성되는 방법에 의하여 상기 기판에 형성하는 것을 특징으로 하는 반도체장치 제조방법.The method of claim 1, wherein the gentle slope is obtained by forming a first polyimide resin layer to be heat-treated at a first temperature on the substrate and a second polyimide resin layer heat-treated at a second temperature lower than the first temperature. Forming a mid resin multilayer; Forming a multilayer of polyimide resin through a mask so as to form a recess having a gentle inclined surface: patterning the substrate by a dry etching process, wherein the semiconductor device is formed on the substrate by a method consisting of . 제8항에 있어서, 상기 건조에칭은 이온빔에칭 또는 반은 이온에칭인것을 특징으로 하는 반도체장치 제조방법.9. The method of claim 8, wherein the dry etching is ion beam etching or half ion etching. 제1항에 있어서, 상기 광 반도체소자는 레이저 다이오드 또는 포토다이오드인것을 특징으로 하는 반도체장치 제조방법.The method of claim 1, wherein the optical semiconductor device is a laser diode or a photodiode. 제1항에 있어서, 상기 전자적 반도체소자는 필드효과 트랜지스터인것을 특징으로 하는 반도체장치 제조방법.The method of claim 1, wherein the electronic semiconductor device is a field effect transistor. 기판(1)내에 형성되며 제1완만경사면을 갖추고 있으며 기판면에 비하여 낮은 기판표면을 갖춘 기판(1) ; 기판면과 거의 수평이며 제1완만경사면과 대향하는 제2완만경사면을 갖는 낮은 기판표면상에 형성된 단결정층(15) ; 단결정층을 사용하여 제조되는 광 반도체소자(LD); 기판면을 사용하여 제조되는 전자적 반도체소자(FET) ; 및 제1 및 제 2완만경사면(12)을 통하여 광 반도체소자와 전자적 반도체소자의 전극을 접속하는 배선층(11a, 11b)을 포함하고 있는 것을 특징으로 하는 반도체장치.A substrate 1 formed in the substrate 1 and having a first gentle slope and having a lower substrate surface than the substrate surface; A single crystal layer 15 formed on a low substrate surface that is substantially horizontal to the substrate surface and has a second gentle slope that faces the first gentle slope; An optical semiconductor device (LD) manufactured using a single crystal layer; An electronic semiconductor device (FET) manufactured using the substrate surface; And wiring layers (11a, 11b) connecting the electrodes of the optical semiconductor element and the electronic semiconductor element through the first and second gentle slopes (12). 제12항에 있어서, 상기 광 반도체소자가 레이저 다이오드 또는 포토다이오드인것을 특징으로 하는 반도체장치.The semiconductor device according to claim 12, wherein the optical semiconductor element is a laser diode or a photodiode. 제12항에 있어서, 상기 전자적 반도체소자는 필드효과 트랜지스터인것을 특징으로 하는 반도체장치.The semiconductor device according to claim 12, wherein the electronic semiconductor element is a field effect transistor. 기판(1)을 형성하는 단계 ; 제 1 완만경사면(15a)을 갖추고 있으며 기판면내에 기판면에 비하여 낮은 기판표면을 형성하는 단계 ; 상기 낮은 기판표면위에 기판면과 거의 수평인 단결정층을 형성하는 단계 ; 단결정층내에 제 1 완만경사면에 대향하는 제 2 완만경사면을 형성하는 단계 ; 단결정층을 사용하여 광 반도체소자를 형성하는 단계 ; 기판면을 사용하여 전자적 반도체소자를 형성하는 단계 ; 제1 및 제2 완만경사면을 통하여 광 반도체소자와 반도체소자 전극을 접속하는 배선층을 형성하는 단계로 구성되어 있는것을 특징으로 하는 반도체장치 제조방법.Forming the substrate 1; Forming a substrate surface having a first gentle slope 15a and having a lower surface than the substrate surface in the substrate surface; Forming a single crystal layer substantially parallel to the substrate surface on the lower substrate surface; Forming a second gentle slope in the single crystal layer opposite the first gentle slope; Forming an optical semiconductor device using a single crystal layer; Forming an electronic semiconductor device using the substrate surface; And forming a wiring layer connecting the optical semiconductor element and the semiconductor element electrode through the first and second gentle slopes. 제15항에 있어서, 상기 기판이 반절연 GaAs인것을 특징으로 하는 반도체장치 제조방법.16. The method of claim 15, wherein said substrate is semi-insulated GaAs. 제15항에 있어서, 상기 완만경사면이 상기 기판상에 스트립형으로 제1레지스트층을 형성하는 단계 ; 스트립형 레지스트층의 에지가 둥글게 되도록 스트립형 레지스트층을 열처리하는 단계 ; 완만 경사면이 형성될 곳 이외의 영역위의 기판과 스트립형 레지스트층을 덮는 단계 ; 및 이온빔에칭에 의하여 기판을 노출하는 단계로 구성되어 있는 방법에 의하여 상기 기판상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.16. The method of claim 15, further comprising: forming a first resist layer in the form of a strip on the substrate with a gentle slope; Heat-treating the strip type resist layer so that the edge of the strip type resist layer is rounded; Covering the substrate and the strip-like resist layer over an area other than where the gentle slope is to be formed; And exposing the substrate by ion beam etching. 제15항에 있어서, 상기 완만 경사면은 상기 기판위에 레지스트층을 형성하는 단계 ; 및 광을 분산시키거나 모으는 광학특성을 갖는 마스크로 이용되는 레지스트층을 노출시키는 단계로 상기 기판상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.The method of claim 15, wherein the gentle slope comprises: forming a resist layer on the substrate; And exposing a resist layer to be used as a mask having optical properties to disperse or collect light. 제18항에 있어서, 상기 마스크는 테이퍼호올과 테이퍼호올내에 배열되어 있는 광 섬유를 갖춘 감지유리로 구성되어 있는것을 특징으로 하는 반도체장치 제조방법.19. The method of manufacturing a semiconductor device according to claim 18, wherein said mask is composed of a tapered foil and a sensing glass having optical fibers arranged in the tapered foil. 제15항에 있어서, 상기 완만경사면은, 상기 기판위에 폴리이미드수지층을 형성하는 단계 ; 폴리이미드수지층에 국부온도분포를 갖는 열처리를 받게하는 단계 ; 마스크를 통하여 완만경사면을 갖는 오목부를 형성하도록 열처리된 폴리이미드수지층을 패턴하는 단계 ; 및 건조에칭공정에 의하여 기판을 패턴하는 단계에 의하여 상기 기판상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.16. The method of claim 15, wherein the gentle slope comprises: forming a polyimide resin layer on the substrate; Subjecting the polyimide resin layer to a heat treatment having a local temperature distribution; Patterning the heat treated polyimide resin layer to form a recess having a gentle slope through the mask; And patterning the substrate by a dry etching process. 제20항에 있어서, 상기 건조에칭은 이온빔에칭 또는 반응이온에칭인것을 특징으로 하는 반도체장치 제조방법.21. The method of claim 20, wherein the dry etching is ion beam etching or reactive ion etching. 제15항에 있어서, 상기 완만경사면은 기판상에 제1온도에서 열처리되는 제1폴리이미드수지층과 제1온도보다 더 낮은 제2온도에서 열처리되는 제2폴리이미드수지층등을 형성하는 단계 ; 마스크를 통하여 폴리이미드수지다층을 완만경사면을 갖는 오목부를 형성하도록 패턴하는 단계 ; 및 기판을 건조에칭공정에 의하여 패턴하는 단계로 구성되는 방법에 의하여 상기 기판상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.The method of claim 15, wherein the gentle slope includes forming a first polyimide resin layer on the substrate and a second polyimide resin layer on the substrate at a second temperature lower than the first temperature; Patterning the polyimide resin multilayer to form a recess having a gentle slope through the mask; And patterning the substrate by a dry etching process. 제22항에 있어서, 상기 건조에칭은 이온빔에칭 또는 반응이온에칭인것을 특징으로 하는 반도체장치 제조방법.23. The method of claim 22, wherein the dry etching is ion beam etching or reactive ion etching. 제16항에 있어서, 상기 광 반도체소자는 레이저 다이오드 또는 포토다이오드인것을 특징으로 하는 반도체장치 제조방법.The method of claim 16, wherein the optical semiconductor device is a laser diode or a photodiode. 제15항에 있어서, 상기 전자적 반도체소자는 필드효과트랜지스터인것을 특징으로 하는 반도체장치 제조방법.16. The method of claim 15, wherein the electronic semiconductor element is a field effect transistor.
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