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KR880008160A - 세그먼트 디스크립터 유닛 - Google Patents

세그먼트 디스크립터 유닛 Download PDF

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KR880008160A
KR880008160A KR1019870015023A KR870015023A KR880008160A KR 880008160 A KR880008160 A KR 880008160A KR 1019870015023 A KR1019870015023 A KR 1019870015023A KR 870015023 A KR870015023 A KR 870015023A KR 880008160 A KR880008160 A KR 880008160A
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KR
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Inventor
누시노브 유진
에프.조이스 토마스
Original Assignee
루이스 피.엘빈저
허니웰 뷸 인코오포레이티드
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Publication date
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    • G—PHYSICS
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  • General Physics & Mathematics (AREA)
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Abstract

내용 없음.

Description

세그먼트 디스크럽터 유닛
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 세그먼트 디스크럽터 유닛을 나타내는 블럭 구성도.
제2도는 제1도에 대한 세그먼트 디스크럽터 유닛을 메모리부를 나타내는 블럭 구성도.
제3a도 내지 3g도는 제2도에 대한 메모리부의 다른 부분의 상세도.

Claims (27)

  1. 수신된 각 워드에 대한 번역동작을 수행하는 세그먼트 디스크럽터 유닛에 있어서, 다수의 기억장소를 가진 랜덤 액세스 메모리를 구비하고, 각각의 기억장소는 다수의 비트장소를 가지며, 제1수의 상기 기억장소의 제1비트 장소군은 제1종류의 번역동작과 연관된 정보를 기억하고, 제1수의 상기기억 장소의 제2비트 장소군은 제2 종류의 번역동작과 연관된 정보를 기억하며, 다수의 기억장소와 다수의 출력을 가진 내용 주소화 메모리를 구비하고, 상기 다수의 기억장소는 번역해야할 상응하는 수의 세그먼트 디스크립터 워드와 관련된 정보를 기억하고, 상기 다수의 출력은 상기 세그먼트 디스크립터 워드와 상기 다수의 기억장소에 기억된 정보를 비교한 결과를 나타내는 히트신호를 발생하는 것으로, 상기 랜덤 액세스 메모리에 접속되며, 상기 랜덤 액세스 메모리 및 상기 내용 주소화 메모리에 접속된 마이크로 프로그램제어 수단을 구비하고, 상기 제어수단은 제1 및 제2군의 신호를 발생하여 상기 내용주소화 메모리 히트신호에 의해 지정된 제1종류 및 제2종류의 번역 동작을 수행하기 위한 제1장치 및 제2장치로 전달될 상기 기억장소중 하나의 제1 및 제2비트 장소군의 정보 내용을 액세스하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  2. 제1항에 있어서, 상기 랜덤 액세스 메모리 및 상기 마이크로 프로그램제어 신호에 접속된 데코더 수단을 구비하고, 상기 데코더 수단은 상기 마이크로프로그램제어 수단으로부터 전달된 제3군의 신호에 의해 조정되어서 상기 제1종류 및 제2종류의 번역동작을 실행하는 동안 사용될 작동 레지스터 정보를 기억하는 데에 사용되는 제2수의 상기 기억장소중 지정된 하나를 액세스하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  3. 제1항에 있어서, 상기 마이크로프로그램 제어수단은 다수의 종류가 다른 마이크로 지령 워드를 기억하기 위한 다수의 기억장소를 가지는 제어스토어를 구비하고, 상기 제어수단은 번역해야할 상기 각 워드를 수신함에 따라 상기 다른 종류의 마이크로워드중 하나를 판독하여 상기 제1군의 신호를 발생하므로써 상기 제1장치로 하여금 상기 제1종류의 번역동작을 수행하도록 하고, 또 상기 제어수단은 부재상태를 나타내는 상기 히트 신호에 응동하여 상기 다른 종류의 마이크로지령 워드중 다른 하나를 판독해서 상기 제2군의 신호를 발생하므로써 상기 제2장치로 하여금 상기 제2종류의 번역동작을 수행하도록 하는 것을 특징으로 하는 세그먼트 디스크럽터 유닛.
  4. 제3항에 있어서, 상기 제1장치는 상기 제1비트 장소군에 기억된 상기정보의 상태에 의거하여 메모리 액세스를 검증하는 안전 검사회로인 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  5. 제3항에 있어서, 상기 제2장치는 상기 제2비트 장소군에 기억된 정보로부터 어드레스 신호를 발생하여 상기 수신워드의 번역을 종료하는 데에 필요한 누락데이터를 액세스하는 가산기인 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  6. 제2항에 있어서, 번역해야할 각 워드를 기억하는 레지스터를 구비하고, 상기 레지스터는 상기 데코더 수단에 접속되고, 상기 데코더 수단은 상기 레지스터로부터의 신호 및 상기 제2신호군으로부터의 신호에 의해 조정되어 제3수의 상기 기억 장소중 지정된 하나를 액세스해서 어드레스 신호를 발생하므로써 상기 제1수의 기억장소중 하나의 제2비트 신호군에 기억될 정보를 인출하고, 그 결과 상기 내용 주소화 메모리로 하여금 부재상태를 나타내는 히트신호를 발생하게 하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  7. 제1항에 있어서, 상기 세그먼트 디스크립터 유닛은 초대규모 집적회로 칩의 구조로 되어 있고, 상기 랜덤 액세스 메모리의 제1비트 장소군 및 제2비트 장소군은 교호적으로 배열되므로써 상기 제1장치 및 제2장치에 의해 상기 제1 및 제2번역 동작을 수행하는 데에 필요한 정보만이 상기 제1 및 제2신호군에 의해 정해진 상이한 동작 사이클로 액세스 될 수 있고, 상기 구성은 상기 장치를 동작하는 정보의 비트수에 따른 칩공간을 감소시키는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  8. 제7항에 있어서, 상기 제1장치는 복수의 비교기부를 구비하고, 상기 제2장치는 일정수의 가산기 단계를 포함하고, 상기 일정수의 가산기 단계는 상기 비교기부와 교호적으로 배치되어서 칩공간을 극소화 하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  9. 제7항에 있어서, 상기 랜덤 액세스 메모리는 다수의 판독/기록 증폭기 회로 및 복수의 멀티플렉서 회로를 구비하고, 상기 복수의 회로들은 상기 제1비트 장소군의 수와 동일하고, 상기 증폭기 회로 및 상기 멀티프렉서 회로는 상기 제1군 및 제2군의 랜덤 액세스 메모리 비트 장소로부터 대응쌍의 비트 위치와 정렬된 컬럼에 배열되고, 상기 멀티 플렉서 회로는 상기 마이크로프로그램 제어수단에 접속되고, 상기 멀티플렉서 회로는 상기 제어수단으로부터의 신호에 응동하여 랜덤 액세스 메모리를 판독 또는 기록하는 동작 사이클동안 상기 판독/기록 증폭기 회로중 하나에 접속될 상기 비트 위치쌍으로부터의 비트위치를 선택하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  10. 수신된 각 워드에 대한 번역동작을 수행하는 세그먼트 디스크립터 유닛에 있어서, 다수의 세스먼트 디스크립터 워드 장소를 가진 랜덤 액섹스 메모리를 구비하고, 각각의 세그먼트 디스크립터 워드장소는 상응하는 수의 다른 종류의 번역동작과 연관된 정보를 기억하는 다수의 비트장소군으로 분할되며, 다수의 기억장소와 다수의 출력을 가진 내용주소화 메모리를 구비하고, 상기 다수의 기억장소는 번역해야할 상응하는 수의 세그먼트 디스크립터 워드와 관련된 정보를 기억하고, 상기 다수의 출력은 상기 세그먼트 디스크립터 워드와 상기 내용 주소화 메모리에 기억된 정보를 비교한 결과를 나타내는 히트신호를 발생하는 것으로, 상기 랜덤 액세스 메모리에 접속되며, 상기 랜덤액세스 메모리 및 상기 내용 주소화 메모리에 접속된 마이크로 프로그램 제어수단을 구비하고, 상기 제어수단은 다수의 제1 및 제2신호를 발생하여 제1 및 제2종류의 번역동작을 수행하는 데 사용된 상기 내용 주소화 메모리 히트 신호에 의해 지정된 상기 다수의 세그머트 디스크립터워드 장소중 하나의 제1장소 및 제2장소를 액세스하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  11. 제10항에 있어서, 상기 랜덤 액세스 메모리 및 상기 마이크로 프로그램 제어신호에 접속된 데코더 수단을 구비하고, 상기 데코더 수단은 상기 마이크로 프로그램제어수단으로부터 전달된 제3군은 신호에 의해 조정되어서 상기 제1종류 및 제2종류의 번역동작을 실행하는 동안 사용될 작동레지스터 정보를 기억하는 데에 사용되는 제2수의 상기 기억장소중 지정된 하나를 액세스하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  12. 제10항에 있어서, 상기 마이크로 프로그램제어수단은 다수의 종류가 다른 마이크로 지령워드를 기억하기 위한 다수의 기억장소를 가지는 제어스토어를 구비하고, 상기 제어수단은 번역해야할 상기 각 워드를 수신함에 따라 상기 다른 종류의 마이크로 워드중 하나를 판독하여 상기 제1군의 신호를 발생함으로써 상기 제1장치로 하여금 상기 제1종류의 번역동작을 수행하도록 하고, 또 상기 제어수단은 부재 상태를 나타내는 상기 히트 신호에 응동하여 상기 다른 종류의 마이크로 지령워드중 다른 하나를 판독해서 상기 제2군의 신호를 발생함으로써 상기 제2장치로 하여금 상기 제2종류의 번역동작을 수행하도록 하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  13. 제12항에 있어서, 상기 제1장치는 상기 제1비트 장소군에 기억된 상기 정보의 상태에 의거하여 메모리 액세스를 검증하는 안전검사 회로인 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  14. 제12항에 있어서, 상기 제2장치는 상기 제2비트 장소군에 기억된 정보로부터 어드레스 신호를 발생하여 상기 수신워드의 번역을 종료하는 데에 필요한 누락데이터를 액세스하는 가산기인 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  15. 제11항에 있어서, 번역해야할 각 워드를 기억하는 가상 어드레스 레지스터를 구비하고, 상기 레지스터는 상기 데코더 수단에 접속되고, 상기 데코더 수단은 상기 레지스터로부터의 신호 및 상기 제2신호군으로부터의 신호에 의해 조정되어 제3수의 상기 기억장소중 지정된 하나를 액세스해서 어드레스 신호를 발생함으로써 상기 제1수의 기억장소중 하나의 제2비트신호군에 기억된 정보를 인출하고, 그 결과 상기 내용 주소화 메모리로 하여금 부재상태를 나타내는 히트신호를 발생하게 하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  16. 제10항에 있어서, 상기 세그먼트 디스크립터 유닛은 초대규모 집적회로칩의 구조로 되어 있고, 상기 랜덤 액세스 메모리의 제1비트 장소군 및 제2비트 장소군은 교호적으로 배열되므로써 상기 제1장치 및 제2장치에 의해 상기 제1 및 제2번역동작을 수행하는 데에 필요한 정보만이 상기 제1 및 제2 신호군에 의해 정해진 상이한 동작 사이클로 액세스될 수 있고, 상기 구성은 상기 장치를 동작하는 정보의 비트수에 따른 칩공간을 감소시키는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  17. 제16항에 있어서, 상기 제1장치는 복수의 비교 기부를 구비하고, 상기 제2장치는 일정수의 가산기 단계를 포함하고, 상기 일정수의 가산기 단계는 상기 비교기부와 교호적으로 배치되어서 칩공간을 극소화하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  18. 제16항에 있어서, 상기 랜덤 액세스 메모리는 다수의 판독/기록 증폭 기회로 및 복수의 멀티플렉서 회로를 구비하고, 상기 복수의 회로들은 상기 제1비트 장소군의 수와 동일하고, 상기 증폭 기회로 및 상기 멀티플렉서 회로는 상기 제1군 및 제2군의 랜덤 액세스 메모리 비트 장소로부터 대응쌍의 비트 위치와 정렬된 컬럼에 배열되고, 상기 멀티플렉서 회로는 상기 마이크로 프로그램제어 수단에 접속되고, 상기 멀티플렉서 회로는 상기 제어수단으로부터의 신호에 응동하여 랜덤 액세스 메모리를 판독 또는 기록하는 동작사이클 동안 상기 판독/기록 증폭기 회로중 하나에 접속될 상기 비트위치쌍으로부터의 비트위치를 선택하는 것을 특징으로 하는 세그먼트 디스크럽터 유닛.
  19. 수신된 각 가상 어드레스워드에 대한 번역동작을 수행하는 초대규모 집적회로 세그먼트 디스크립터 유닛에 있어서, 한쌍의 부분으로 등분된 랜덤 액세스 메모리를 구비하고, 상기 각 부분은 종횡으로 배열된 다수의 비트셀 및 다수의 워드라인을 가지며, 각각의 워드라인은 상이한 줄의 비트셀 및 다수의 비트라인에 접속되고, 상기 비트라인쌍은 상이한 열의 비트셀에 접속되고, 제1수의 열의 제1 및 제2 비트셀군은 상이한 종류의 제1 및 제2어드레스 번역동작에 관한 정보를 기억하고, 상응하는 수의 세그먼트 디스크립터워드와 관련된 정보를 기억하는 어레이를 가진 내용 주소화 메모리를 구비하고, 상기 어레이는 다수의 로우 및 컬럼과 다수의 히트라인으로 이루어진 다수의 비트셀을 포함하며, 상이한 컬럼내의 상기 각각의 비트셀은 상기 히트라인중 다른 하나에 공통으로 접속되고, 상기 내용주소화 메모리는 상기 랜덤 액세스 메모리 부분쌍의 사이에 배치됨으로써 상기 히트라인중 다른 하나가 동일한 로우의 비트셀과 관련된 각 랜덤 액세스 메모리 부분내의 제1수의 로우중의 상기 다른 하나의 워드라인에 접속되도록 하고, 상기 내용주소화 메모리는 상기 각 가상 어드레스 워드와 상기 정보를 비교한 결과를 표시하는 히트신호를 발생하고, 상기 랜덤 액세스 메모리 부분의 상기 비트라인에 접속된 마이크로 프로그램제어수단을 구비하고, 상기 제어수단은 상이한 종류의 제1 및 제2어드레스 번역동작을 특정하는 신호를 발생하고, 상기 신호는 상기 내용주소화 메모리 히트라인에 인가된 상기 히트신호에 의해 지정된 상기 랜덤 액세스 메모리 부분내의 상기 제1수의 로우중 하나의상기 제1 및 제2비트셀군의 상기 비트라인을 선택하여 상기 종류의 어드레스 번역동작 기능이 수행됨에 따라 상기 정보를 판독하는 것을 특징으로 하는 초대규모 집적회로 세그먼트 디스크립터 유닛.
  20. 제19항에 있어서, 상기 마이크로 프로그램제어수단과 동일 로우의 비트셀과 관련된 상기 각 랜덤액세스 메모리부분중 제2수의 로우의 제2수의 상기 워드 라인에 접속된 데코더 수단을 구비하고, 상기 데코더 수단은 상기 제어 수단으로부터 전달된 신호에 의해 조정되어서 제1종류 및 제2종류의 번역동작을 실행하는 동안 사용될 정보를 기억하기 위한 상기 각 랜덤 액서스 메모리 부분중 상기 제2수의 로우중 하나의 상기 제1 및 제2비트셀군을 엑세스하는 것을 특징으로 하는 세그먼트 디스크럽터 유닛.
  21. 제20항에 있어서, 상기 제2수의 로우중 상기 제1비트셀군에 기억된 상기 정보는 상기 내용주소화 메모리에 기억되지 않은 상기 히트신호에 의해 표시된 세그먼트 디스크립터 정보를 인출하는 어드레스를 구비하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  22. 제20항에 있어서, 상기 제2수의 로우중 상기 제2군의 비트셀은 상기 제1 및 제2의 번역동작중에 사용가능한 레지스터 기억을 행할 수 있는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  23. 제19항에 있어서, 상기 랜덤액세스 메모리 부분에 접속된 제1 및 제2장치를 구비하고, 상기 마이크로 크로그램제어수단은 다수의 종류가 다른 마이크로지령워드를 기억하기 위한 다수의 기억장소를 가지는 제어스토어를 구비하고, 상기제어수단은 번역해야할 상기 각 워드를 수신함에 따라 상기 다른 종류의 마이크로 워드중 하나를 판독하여 상기 제1군의 신호를 발생하므로써 상기 제1장치로 하여금 상기 제1종류의 번역 동작을 수행하도록 하고, 또 상기 제어수단은 부재상태를 나타내는 상기 히트신호에 응동하여 상기 다른 종류의 마이크로지령 워드중 다른 하나를 판독해서 상기 제2군의 신호를 발생하므로써 상기 제2장치로 하여금 상기 제2종류의 번역동작을 수행하도록 하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  24. 제23항에 있어서, 상기 제1장치는 상기 제비트셀군에 기억된 상기 정보의 상태에 의거하여 메모리액세스를 검증하는 안전검사 회로인 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  25. 제23항에 있어서, 상기 제2장치는 상기 제2비트셀군에 기억된 정보로부터 어드레스 신호를 발생하여 상기 가상 어드레스워드의 번역을 종료하는 데에 필요한 누락데이터를 액세스하는 가산기인 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  26. 제23항에 있어서, 상기 제1장치는 복수의 비교기부를 구비하고, 상기 제2장치는일정수의 가산기 단계를 포함하고, 상기 일정수의 가산기 단계는 상기 비교기부와 교호적으로 배치되어서 칩공간을 극소화하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
  27. 제19항에 있어서, 상기 랜덤 액세스 메모리는 다수의 판독/기록 증폭기 회로 및 복수의 멀티플렉서 회로를 구비하고, 상기 복수의 회로들은 상기 제1비트 장소군의 수와 동일하고, 상기 증폭기 회로 및 상기 멀티플렉서 회로는 상기 제1군 및 제2군의 랜덤 액세스 메모리 비트셀의 대응쌍의 컬럼과 정렬된 컬럼에 배열되고, 상기 멀티플렉서 회로는 상기 제어수단으로부터의 신호에 응동하는 상기 멀티플렉서 회로와 직력접속되어 랜덤액세스 메모리를 판독 또는 기록하는 동작 사이클동안 상기 판독/기록증폭기 회로중 하나에 접속될 상기 비트셀 컬럼쌍중의 컬럼을 선택하는 것을 특징으로 하는 세그먼트 디스크립터 유닛.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870015023A 1986-12-23 1987-12-23 세그먼트 디스크립터 유닛 KR930009667B1 (ko)

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