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KR860008500A - 데이터 처리장치 - Google Patents

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KR860008500A
KR860008500A KR1019860002654A KR860002654A KR860008500A KR 860008500 A KR860008500 A KR 860008500A KR 1019860002654 A KR1019860002654 A KR 1019860002654A KR 860002654 A KR860002654 A KR 860002654A KR 860008500 A KR860008500 A KR 860008500A
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KR
South Korea
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instruction
register
information
data processing
memory
Prior art date
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KR1019860002654A
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KR900003591B1 (ko
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히로유끼 기다
히데오 마에지마
이꾸로 마쓰다
시로우 바바
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가부시기 가이샤 히다찌 세이사꾸쇼
미다 가쓰시게
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Publication date
Priority claimed from JP60072646A external-priority patent/JPH0658629B2/ja
Priority claimed from JP60177542A external-priority patent/JPH0724025B2/ja
Application filed by 가부시기 가이샤 히다찌 세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시기 가이샤 히다찌 세이사꾸쇼
Publication of KR860008500A publication Critical patent/KR860008500A/ko
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Abstract

내용 없음

Description

데이터 처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 데이터 처리장치의 1 실시예에 있어서의 처리장치의 구성도.
제2도는 본 발명에 관한 데이터 처리장치의 1 실시예를 1개의 반도체 기판에 형성한 단일집 마이컴의 구성도.
제3도는 제1도의 처리장치에 있어서의 명령어 기억, 변완유니트, 마이크로 프로그밸 기억제어 유니트, 디코더 유니트 및 연산유니트의 구성을 나타낸 노.
＊ 도면의 주요부분에 대한 부호의 설명
10:마이컴 101:중앙처리장치 102:주기억장치 103:주변장치 104:다이레크로 메모리 억세스장치 105:어드레스변환장치 20:처리장치부분 201:명령어기억 변환유니트 202:마이크로프로그램 기억, 제어유니트 203:디코더 유니트 204:연산유니트 205:버스인터페이스 206:독출기입가능한 제1주 기억장치 207:2 2082:어드레스 입출력버퍼 2083:데이터입출버퍼 2084:클럭 전원공급버퍼 2081:신호선입출력버퍼

Claims (25)

  1. 명령어에 따라 데이터를 처리하는 장치에 있어서, 1회의 독출조작으로 얻어지는 명령어를 적어도 1단어 이상 기억할 수 있는 명령어 기억수단과, 상기 명령이 기억수단에 접속되고 이 기억수단으로부터 독출된 명령어를 직교화된 중간 기계어로 재편성하는 제1의 명령 해독수단과, 상기 제1의 명령 해독수단에접속된 기억부와, 상기 기억부와 접속된 적어도 1개 이상의 마이크로프로그램 기억수단과 마이크로 명령을 해독하는 적어도 1개 이상의 제2의 명령 해독 수단으로 구성되어 있고, 상기 제1의 명령 해독수단에서는 상기 명령어로부터 상기 제2의 명령해독 수단의 입력과 1대 1로 대응하는 정보를 상기 기억부에 격납하고, 상기 제2의 명령해독 수단에서는 상기 마이크로프로그램 기억수단의 출력인 마이크로 명령으로 상기 제2의 명령해독수단의 출력을 무효로 할 수 있도록 제어하는 데이터 처리장치.
  2. 실행되어야 할 연산을 지정하는 연산정보를 포함하는 명령어중 적어도 1개는 연산함수를 포함하는 주기억장치의 위치를 식별하는 연산함수 지정정보를 적어도 1개 포함하고 있는 명령어이고, 상기 명령어에 응답하여 연산함수를 처리하는 데이터 처리장치에 있어서, 계속 입력되는 명령어를 통상 순차 검색하여 기억할 수 있는 명령어 기억수단과, 상기 명령어 기억수단에 접속되어 있고, 명령어에 포함되어 있는 연산 정보와 연산함수 지정정보의 위치를 검출해서 연산정보 및 연산함수 지정정보를 독립적으로 추출할 수 있는 명령해독 수단과, 상기 명령어 기억수단에 접속되어 있고 연산 정보 및 연산함수 지정정보가 격납되는 비트 위치가 미리 결정되어 있는 기억부가 구비되어 있고, 상기 명령어에 포함되는 연산정보와 연산함수 지정정보를 추출하고 상기 기억부의 결정된 비트 위치에 재배열하여 격납하고 이 기억부의 내용에 따라 처리를 행하는 데이터 처리장치.
  3. 실행되어야 할 연산을 지정하는 연산정보를 포함하는 명령어를 기억하가 주기억장치, 상기 명령어중 적어도 1개는 연산함수를 포함하는 주기억장치의 위치를 식별하는 연산함수 지정정보를 적어도 1개 포함하고 있는 명령어이고 상기 주기억장치에는 상기 명령어가 명령의 기능이 같아도 명령을 표현하는 2진 코드가 다른 적어도 2종류의 명령형식을 갖는 명령어로 표현되어 있고, 상기 적어도 2종류의 명령형식을 갖는 명령어에 응답해서 연산함수를 처리하는 데이터 처리장치를 갖는 것에 있어서, 상기 데이터 처리장치는, 상기 주기억장치로부터 계속되는 명령어를 통상 순차적으로 검색하여 기억할 수 있는 명령어 기억수단과, 상기 명령어 기억수단에 접속되어 있으며 명령어에 포함되어 있는 연산 정보와 연산함수 지정정보의 위치를 검출하여 연산정보 및 연산함수 지정정보를 독립적으로 추출하고, 또한 상기 주기억장치내의 명령어의 복수어의 명령형식에 대응한 복수개의 상기 명령해독 수단과, 상기 복수개의 명령해독 수단중 어느 1개의 출력을 선택하는 멀티플렉서와, 상기 멀티플렉서를 제어하는 제어수단과, 상기 멀티플렉서에 접속되고 연산 코드정보 및 연산함수 지정정보가 격납되는 비트위치가 미리 결정되어 있는 기억부를 구비하고, 상기 주기억장치로부터 독출한 명령어에 포함되는 연산정보와 연산함수 지정정보를 추출하여 상기 기억부의 지정된 비트 위치에 재배열하여 격납하고, 이 기억부의 내용에 따라 처리를 행하는 데이터 처리장치.
  4. 제8항에 있어서, 멀티플렉서를 제어하는 제어수단은 주기억장치내의 명령 또는 외부로부터 가해진 명령을 실행함으로써 그 제어수단을 제어할 수 있는 데이터 처리장치.
  5. 실행되어야 할 연산을 지정하는 연산정보를 포함하는 명령어중 적어도 1개는 연산함수를 포함하는 주기억장치의 위치를 식별하는 연산함수 지정정보를 적어도 1개 포함하고 있는 명령어이고, 상기 명령에 응답해서 연산함수를 처리하는 데이터 처리장치에 있어서, 계속해서 입력되는 명령어를 통상 순차적으로 검색하여 기억할 수 있는 명령어 기억수단과, 상기 명령어 기억수단에 접속되어 있고, 명령어에 포함되어 있는 연산 정보와 연산함수 지정정보의 위치를 검출하여 연산정보 및 연산함수·지정정보를 독립적으로 추출할 수 있는 명령해독 수단과, 연산정보 및 연산함수 지정정보가 격납되는 비트위치가 미리 결정되어 있는 기억부와, 주 기억장치로부터 독출된 명령어에 포함되는 연산정보와 연산함수 지정정보를 상기 기억부의정해진 비트위치에 격납하기 위하여 추출하여 재배열한 정보를 전송하는 제1의 버스와, 상기 기억부와 주기억장치를 연결하는 제2의 버스와, 상기 제1의 버스 또는 상기 제2의 버스중 어느 한쪽을 선택할 수 있는 멀티플렉서와, 상기 멀티플렉서를 제어할 수 있는 제어회로를 구비하고, 상기 기억부에 격납된 정보에 따라 이를 처리를 행하는 데이터 처리장치.
  6. 제5항에 있어서, 멀티플렉서를 제어하는 제어수단은 주기억장치내의 명령 또는 밖으로부터 부여된 명령을 실행함으로써 그 제어수단을 제어할 수 있는 데이터 처리장치.
  7. 제5항에 있어서, 명령 및 연산함수를 기억하는 주기억장치와, 데이터 처리장치가 1칩의 반도체 기판상에 구성되어 있는 데이터 처리장치.
  8. 외부호부터 부여된 명령어에 따라 마이크로 프로그램 메모리의 해당하는 어드레스로부터 마이크로 명령을 독출하여 연산부의 제어를 행하는 데이터 처리장치에 있어서, 외부로부터 계속해서 입력되는 명령어를 통상 순차 검색하여 적어도 1단어 이상 기억할 수 있는 명령어 기억수단과, 상기 명령어 기억수단에 접속되고 상기 명령어를 해독하여 상기 마이크로 프로그램메모리의 어드레스를 생성하는 명령해독 수단을 구비하고 있고 상기 명령해독 수단은, 미리 결정해 놓은 정보와 명령코드를 대조하여 그 일치를 검출할 수 있는 코드 대조 수단과, 상기 코드 대조수단의 결과를 받아, 명령코드의 전체 또는 일부의 배열을 변경하기 위한 배열정보가 정의할 수 있는 코드 재배열 정보기억 수단과, 상기 코드 재배열 정보기억수단에 접속되고, 상기 배열정보에 따라 명령코드를 재배열하는 재배열 수단으로 구성되고, 상기 명령 코드에 대응한 재배열 수단의 결과를 마이크로 프로그램메모리의 어드레스로 하는 데이터 처리장치.
  9. 제8항에 있어서, 코드 대조 수단 또는 코드 재배열 정보기억 수단중 적어도 한쪽이 프로그램 가능한 기억소자(Programmable Logic Array)로 구성되어 있는 데이터 처리장치.
  10. 제8항에 있어서, 코드 대조수단은 수시로 독출 및 기입이 가능한 기억소자(RAM)이고, 억소자의 내용과 데이터선의 내용의 일치를 검출할 수 기는 메모리셀로 구성된 데이터 처리장치.
  11. 주기억장치로부터 독출한 명령어 또는 밖으로부터 부여된 명령어를 순차적으로 실행하는 데이터 처리장치에서, 상기 주기억 장치로부터 계속되는 명령어를 통상 순차 검색하여 적어도 1단어 이상 기억할 수 있는 명령어 기억수단을 구비하고 있으며 상기 명령어 기억수단은 명령어를 기억하는 메모리부와 메모리부에 대한 데이터의독출 및 기입을 제어하는 제어부로 구성되고, 1회의 기입 조작에서 취급하는 데이터 길이의 1/2 정도의 데이터 길이를 독출할 수 있는 데이터 장치.
  12. 제11항에 있어서, 메모리부를 제어하는 제어부를 프로그램 가능한 기억소자로 구성한 데이터 처리장치.
  13. 명령 및 연산함수를 기억하는 주기억장치를 부가적으로 포함하고 상기 명령에 응답하여 데이터 처리를 행하고 또한 복수의 레지스터 세트로 구성된 멀티레지스터세트 방식의 데이터 처리장치에 있어서, 상기 복수의 레지스터 세트의 임의의 1조를 식별할 수 있는 타스크 번호를 지정할 수 있는 타스크 번호지정 수단과, 상기 레지스터 세트의 총 조(組)수를 식별할 수 있는 정보를 기억할 수 있는 타스크 수 기억수단과, 상기 주기억장치의 일부 혹은 전부에 합당하는 메모리이고, 상기 타스크 수 기억수단에서 지정되는 수의 레지스터 세트를 구성하는데 필요한 기억소자 용량이상의 용량으로 구성되는 수시독출 기입이 가능한 메모리와, 상기 메모리에 접속할 수 있고 명령어에 포함되는 레지스터 지정정보와 상기 타스크 번호로부터 상기 메모리의 물리 어드레스를 생성하는 어드레스 생성수단을 구비하고,상기 명령이 레지스터를 억세스하는 명령이었을 때 상기 타스크 번호지정 수단에서 지정된 타스크 번호가 상기 마스크 수 기억수단에서 기억한 정보와 나타내는 타스크의 총수를 초과하지 않음을 확인하고, 상기 어드레스 생성수단에 의하여 얻어진 물리 어드레스가 나타내는 메모리를 억세스하도록 구성한 멀리 레지스터 세트 방식의 데이터 처리장치.
  14. 제13항에 있어서, 상기 타스크 수기억수단은 명령어로 지정할 수 있는 기억장치를 포함하고 이 기억장치는 명령을 실행함으로써 그 내용을 고쳐 재기입 가능한 기억장치인 멀티 레지스터 세트방식의 데이터 처리장치.
  15. 제13항에 있어서, 타스크 번호 지정수단은 타스크 번호 지정 레지스터를 포함하고 이 타스크 번호 지정 레지스터는 명령어로 지정할 수 있고 명령을 실행하는 것으로 그 내용이 고쳐 재기입 가능한 레지스터이고 마스크의 절환으구가 생길 때마다 타스크 번호지정 레지스터의 내용을 항상 일정한 수만큼 갱신하여 타스크의처리를 실행하도록 구성한 멀티 레지스터 세트방식의 데이터 처리장치.
  16. 제13항에 있어서, 상기 주기억 장치의 물리어드레스의 임의의 위치를 나타낼 수 있는 어드레스 지정 수단을 구비하고 이 어드레스 지정수단이 나타내는 상기 주기억장치의 제1의물리 어드레스로부터 상기 제1의 물리어드레스와 다른 제2의 물리어드레까지 연속된 범위른 억세스 하는 경우는 상기 메모리의 미리 대응된 부분을 억세스 하도록 구성한 멀티레지스터 방식의 데이터 처리장치.
  17. 제13항에 있어서, 타스크 번호 지정수단으로 지정된 타스크 번호가 타스크 수기억수단에서 기억한 정보가 나타내는 타스크의 총수를 초과했음을 검출할 수 있는 검출수단을 구비한 멀티 레지스터 세트 방식의 데이터 처리장치.
  18. 제13항에 있어서, 어드레스 생성수단은, 명령어로 지정 가능하고 그 내용을 고쳐 재기입이 가능한 제1의 레지스터와, 1조의 레지스터 세트중의 2개의 레지스터 번호의 한쪽의 레지스터 번호로부터 시작하여 다른쪽의 레지스터 번호에 다다를 때까지의 일련의 레지스터군을 식별할 수 있는 식별수단을 구비하고, 상기 제1의 레지스터의 내용이 상기 2개의 레지스터번호중 어느 한쪽을 지정할 수 있고 어떤 타스크가 실행중에 명령으로 상기 레지스터군에 포함기는 레지스터를 지정행을 경우, 현재의 타스크 번호와는 관계없이 미리 정해진 타스크 번호가 나타내는 레지스터 세트중 대응하는 레지스터 번호의 레지스터를 억세스 하도록 구성하는 멀티레지스터세트 방식의 데이터 처리장치.
  19. 제13항에 있어서, 어드레스 생성수단은, 명령어로 지정할 수 있고 그 내용을 고쳐 기입할 수 있는 제1의 레지스터와, 1조의 레지스터 세트중 2개의 레지스터 번호의 한쪽의 레지스터 번호로부터 시작하여 다른쪽의 레지스터 번호에 다다를 때까지의 일련의 레지스터군을 식별할 수 있는 식별수단을 구비하고, 상기 제1의 레지스터의 내용이 상기 2개의 레지스터 번호중 어느 한쪽을 지정할 수 있고, 적어도 1회 이상의 타스크의 갱신을 행한 후의 타스크가 실행중에, 명령으로 상기 레지스터군에 포함되는 레지스터를 지정했을 경우 연재의 타스크 번호로 포함되는 레지스터를 지정했을 경우, 연재의 타스크 번호로 갱신하기 직전의 타스크 번호가 나타내는 레지스터 세트중의 대응하는 레지스터 번호의 레지스터를 억세스하도록 구성한 멀리레지스터 방식의 데이터 처리장치.
  20. 관련되는 복수의 마이크로 명령으로 구성된 마이크로 명령군이 복수 격납되어 있는 메모리부터 메모리 어드레스 레지스터에 취입된 정보에 당라 대응하는 타이크로 명령을 독출함과 동시에, 이 마이크로 명령을 마이크로 명령 레지스터에 격납하고, 이 마이크로 명령 레지스터의 내용에 의거하여 연산부부를 제어하도록 형성된 마이크로 프로그램 제어장치에 있어서, 마이크로 프로그램 제어장치의 기능을 정지시키는 신호가 발생하면 상기 메모리 어드레스 레지스터의 갱신을 금지하는 제1의 수단과, 독출된 마이크로 명령을 무효로 해서 외관상 연산부가 아무것도 하지 않는 것 같은 고유의 신호를 발생시키는 제2의 수단과를 설치하므로서, 마이크로 명령을 격납하는 상기 메모리에 공급되는 기본 클럭의 공급을 정지하는 일이 없이, 상기 메모리의 독출 동작을 정지하는 일 없이 외관상 마이크로 프로그램 제어장치의 기능을 정지시키는 것을 특징으로 하는 데이터 처리장치.
  21. 제20항에 있어서, 메모리 어드레스 레지스터의 갱신을 금지하는 제1의 수단은, 상기 메모리 어드레스를 갱신하는 기본클럭과 마이크로 프로그램 제어장치의 기능을 정지시키는 신호를 입력으로 한 노어(NOR)게이트임을 특징으로 한 데이터 처리장치.
  22. 제20항에 있어서, 독출된 마이크로 명령을 무효로 하고 외관상 연산부가 아무것도 하지 않는 것 같은 고유의 신호를 발생시키는 제2의 수단은, 마이크로 명령 레지스터의 내용의 갱신을 금지함과 동시에 마이크로 명령 레지스터의 출력을 전부 저레벨로 고정하는 것을 특징으로 하는 데이터 처리장치.
  23. 제20항에 있어서, 독출된 마이크로 명령을 무효로 하여 외관상 연산부가 아무것도 하지 않는 것 같은 고유의 신호를 발생시키는 제2의 수단은, 마이크로 명령 레지스터의 출력에 접속된 논리회로이고, 상기 마이크로 프로그램 제어장치의 기능을 정지시키는 신호로 마이크로 명령레지스터로부터의 입틱이 무효가 되도록, 마이크로 명령 레지스터로부터의신호와 상기 마이크로 프로그램 제어장치의 기능을 정지시키는 신호와의 논리곱(AND) 또는 논리합(OR)을 필으에 따라 설치한 상기 논리 회로로 구성된 데이터 처리장치.
  24. 주 기억장치로부터 독출한 명령 또는 밖으로부터 부여된 명령에 따라 마이크로 프로그램 메모리의 해당하는 어느 레스로부터 마이크로 명령을 독출하여 디코드하여 연산부의 제어신호를 생성하여 연산부의 제어를 행하는 데이터 처리장치에 있어서, 마이크로 명령에 따라 상기 연산부내의 레지스터의 독출 및 기입을 제어하는 제어신호를 생성하는 레지스터 제어 디코더를 AND 영의 다이나믹 프래그램 가능한 기억소자로 구성하고, 이 프로그램 가능한 기억소자의 출력선을 P채널형 MOS 트랜지스터로 플리챠지하고 플리챠지기간에 출력되는 신호의 고유의 제1의 레벨을 레지스터의 입출력에 대해서 비선택의 상태로 하고 플리챠지 기간이 종료된 후 상기 프로그램 가능한 기억소자의 논리가 성립되어 있는 출력선만을 방전하고, 이때의 제2의 고유레벨을 레지스터의 입출력에 대해서 선택상태로 해서 상기 레지스터의 독출 및 기입을 제어하고 있는 것을 특징으로 하는 데이터 처리장치.
  25. 제24항에 있어서, 상기 프로그램 가능한 기억소자의 출력선의 논리합은 출력선을 직결하여 얻도록 구성한 것을 특징으로 하는 데이터 처리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6349945A (ja) * 1986-08-20 1988-03-02 Nec Corp デ−タ処理装置のプロセス・ロ−ルイン方式
US5307464A (en) * 1989-12-07 1994-04-26 Hitachi, Ltd. Microprocessor and method for setting up its peripheral functions
JP2725546B2 (ja) * 1992-12-07 1998-03-11 株式会社日立製作所 デ−タ処理装置
JP3097981B2 (ja) * 1993-07-16 2000-10-10 株式会社日立製作所 データ処理装置
US5729723A (en) * 1992-11-16 1998-03-17 Hitachi, Ltd. Data processing unit
JP3339132B2 (ja) * 1993-09-14 2002-10-28 ソニー株式会社 中央処理装置
GB2289353B (en) * 1994-05-03 1997-08-27 Advanced Risc Mach Ltd Data processing with multiple instruction sets
GB2290395B (en) * 1994-06-10 1997-05-28 Advanced Risc Mach Ltd Interoperability with multiple instruction sets
IL110181A (en) * 1994-06-30 1998-02-08 Softchip Israel Ltd Install microprocessor and peripherals
US6496922B1 (en) * 1994-10-31 2002-12-17 Sun Microsystems, Inc. Method and apparatus for multiplatform stateless instruction set architecture (ISA) using ISA tags on-the-fly instruction translation
US5740406A (en) * 1995-05-15 1998-04-14 Nvidia Corporation Method and apparatus for providing fifo buffer input to an input/output device used in a computer system
KR100513138B1 (ko) * 1996-01-24 2005-09-07 선 마이크로시스템즈 인코퍼레이티드 네트워크 또는 로컬 메모리로부터 수신된 명령 세트를실행하는 프로세서 및 컴퓨터 시스템
DE69734399D1 (de) 1996-01-24 2006-03-02 Sun Microsystems Inc Verfahren und vorrichtung zur stapel-cachespeicherung
US5867681A (en) * 1996-05-23 1999-02-02 Lsi Logic Corporation Microprocessor having register dependent immediate decompression
US5794010A (en) * 1996-06-10 1998-08-11 Lsi Logic Corporation Method and apparatus for allowing execution of both compressed instructions and decompressed instructions in a microprocessor
US5896519A (en) * 1996-06-10 1999-04-20 Lsi Logic Corporation Apparatus for detecting instructions from a variable-length compressed instruction set having extended and non-extended instructions
US5925124A (en) * 1997-02-27 1999-07-20 International Business Machines Corporation Dynamic conversion between different instruction codes by recombination of instruction elements
EP0862111B1 (en) * 1997-02-27 2010-07-21 International Business Machines Corporation Dynamic conversion between different instruction codes by recombination of instruction elements
JPH113225A (ja) * 1997-06-13 1999-01-06 Nec Corp 情報処理装置
US5958038A (en) * 1997-11-07 1999-09-28 S3 Incorporated Computer processor with two addressable memories and two stream registers and method of data streaming of ALU operation
US6708268B1 (en) * 1999-03-26 2004-03-16 Microchip Technology Incorporated Microcontroller instruction set
JP2001142692A (ja) * 1999-10-01 2001-05-25 Hitachi Ltd ２つの異なる固定長命令セットを実行するマイクロプロセッサ、マイクロコンピュータおよび命令実行方法
US6633969B1 (en) 2000-08-11 2003-10-14 Lsi Logic Corporation Instruction translation system and method achieving single-cycle translation of variable-length MIPS16 instructions
GB2367915B (en) * 2000-10-09 2002-11-13 Siroyan Ltd Instruction sets for processors
US7149878B1 (en) 2000-10-30 2006-12-12 Mips Technologies, Inc. Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values
US7107439B2 (en) 2001-08-10 2006-09-12 Mips Technologies, Inc. System and method of controlling software decompression through exceptions
US7707389B2 (en) 2003-10-31 2010-04-27 Mips Technologies, Inc. Multi-ISA instruction fetch unit for a processor, and applications thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1543371A (fr) * 1967-09-05 1968-10-25 Ibm France Dispositions relatives au bloc de travail d'un calculateur
US3736567A (en) * 1971-09-08 1973-05-29 Bunker Ramo Program sequence control
IT1042852B (it) * 1974-09-30 1980-01-30 Siemens Ag Disposizione di circuiti logici integrata e programmabile
US4217638A (en) * 1977-05-19 1980-08-12 Tokyo Shibaura Electric Co., Ltd. Data-processing apparatus and method
GB2002553A (en) * 1977-08-10 1979-02-21 Itek Corp High speed, real-time computer emulator
JPS5616248A (en) * 1979-07-17 1981-02-17 Matsushita Electric Ind Co Ltd Processing system for interruption
DE2937777C2 (de) * 1979-09-19 1982-04-08 Ibm Deutschland Gmbh, 7000 Stuttgart Steuereinrichtung in einer elektronischen Datenverarbeitungsanlage zur Programmunterbrechung und für die Durchführung erzwungener Operationen
US4354228A (en) * 1979-12-20 1982-10-12 International Business Machines Corporation Flexible processor on a single semiconductor substrate using a plurality of arrays
CA1126406A (en) * 1980-03-31 1982-06-22 Northern Telecom Limited Sequence control circuit for a computer
JPS5775335A (en) * 1980-10-27 1982-05-11 Hitachi Ltd Data processor
US4445170A (en) * 1981-03-19 1984-04-24 Zilog, Inc. Computer segmented memory management technique wherein two expandable memory portions are contained within a single segment
JPS58116571A (ja) * 1981-12-29 1983-07-11 富士通株式会社 マイクロコンピユ−タに於ける命令暗号化方式及びその実施に使用されるマイクロコンピユ−タ
US4484268A (en) * 1982-02-22 1984-11-20 Thoma Nandor G Apparatus and method for decoding an operation code using a plurality of multiplexed programmable logic arrays
US4583193A (en) * 1982-02-22 1986-04-15 International Business Machines Corp. Integrated circuit mechanism for coupling multiple programmable logic arrays to a common bus
US4594661A (en) * 1982-02-22 1986-06-10 International Business Machines Corp. Microword control system utilizing multiplexed programmable logic arrays
US5043870A (en) * 1982-02-24 1991-08-27 At&T Bell Laboratories Computer with automatic mapping of memory contents into machine registers during program execution
EP0107952B1 (en) * 1982-10-18 1988-06-01 Nec Corporation Information processing apparatus and its instruction control system
JPS59501684A (ja) * 1982-10-22 1984-10-04 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン 目的命令ストリ−ムへ殆んど実時間で插入するためのソ−スおよび目的命令ストリ−ムの外部における加速式命令写像
US4713750A (en) * 1983-03-31 1987-12-15 Fairchild Camera & Instrument Corporation Microprocessor with compact mapped programmable logic array
US4680701A (en) * 1984-04-11 1987-07-14 Texas Instruments Incorporated Asynchronous high speed processor having high speed memories with domino circuits contained therein
US4825363A (en) * 1984-12-05 1989-04-25 Honeywell Inc. Apparatus for modifying microinstructions of a microprogrammed processor

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