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KR850000727B1 - 디지탈 데이타 전송장치 - Google Patents

디지탈 데이타 전송장치 Download PDF

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Publication number
KR850000727B1
KR850000727B1 KR1019800000841A KR800000841A KR850000727B1 KR 850000727 B1 KR850000727 B1 KR 850000727B1 KR 1019800000841 A KR1019800000841 A KR 1019800000841A KR 800000841 A KR800000841 A KR 800000841A KR 850000727 B1 KR850000727 B1 KR 850000727B1
Authority
KR
South Korea
Prior art keywords
loop
data
memory
counter
mass memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019800000841A
Other languages
English (en)
Inventor
다브류 카델 리차아드
Original Assignee
키어니 앤드 트렉커 코오포레이숀
리차아드 죤스톤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키어니 앤드 트렉커 코오포레이숀, 리차아드 죤스톤 filed Critical 키어니 앤드 트렉커 코오포레이숀
Application granted granted Critical
Publication of KR850000727B1 publication Critical patent/KR850000727B1/ko
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Abstract

내용 없음.

Description

디지탈 데이타 전송장치
제1도는 본 발명의 제1실시예의 계통도.
제2도는 본 발명의 제2실시예의 계통도.
제3도는 제1도 및 제2도의 실시예에 대한 해독순차 및 기입순차의 유통도.
본 발명은 자기 디스크, 전하결합장치 또는 자기버블(bubble) 메모리와 같은 매스 메모리와 랜덤 억세스 메모리사이에 디지탈데이타를 전송하기 위한 장치에 관한 것이다. 매스 메모리리는 폐쇄된 일련의 메모리 셀로 각각 구성된 다수의 루우프 또는 트랙을 포함한다. 각각의 메모리셀은 한개의 2진 데이타 비트를 포한한다. 각각의 루우프의 셀은 메모리 셀로부터 데이타를 출력시키거나 메모리 셀에 데이타를 입력시키는 대응하는 해독
Figure kpo00001
기입장치를 지나갈때 한번 순환된다. 각각의 셀은 기준셀로부터 시작하는 루우프 순차내에 이것의 위치를 지정하는 어드레스에 의해 확인된다. 루우프위치 카운터는 새로운 메모리 셀이 해독
Figure kpo00002
기입장치와 동작관계로 이동할때마다 한 카운트씩 전진한다. 루우프 위치 카운터는 메모리 루우프 내의 메모리 셀의 수와 동일한 카운팅 주기내의 스텝수를 포함한다.
그러므로 언제나 루우프위치 카운터내에 있는 이 수는 동시에 해독
Figure kpo00003
기입장치와 동작관계로 있는 메모리 셀의 어드레스로 된다. 과거에는, 매스 메모리로 부터 데이타를 해독하거나 매스 메모리내에 데이타를 기입하기 위해서, 바람직한 루우프 및 셀수를 지정해야하고 지정된 셀이 해독
Figure kpo00004
기입장치와 동작관계로 이동할때까지 기다려야 했다. 바람직한 루우프 및 셀수가 지정된는 순간부터 바람직한 셀이 해독
Figure kpo00005
기입장치와 동작관계로 이동할때까지의 시간 지연을 잠재시간이라고 한다. 소정의 메모리 셀에 대한 잠재시간은, 바람직한 셀이 지정된 직후에 해독
Figure kpo00006
기입장치와 동작관계로 있는 경우의 0으로 부터, 셀이 루우프 주위를 완전히 순환하게하는 시간까지 변할 수 있다.
본 발명의 주요목적은 잠재시간을 완전히 제거시키고, 해독
Figure kpo00007
기입장치와 동작관계로 순환하도록 바람직한 셀을 기다리지 않고서 매스메모리의 내외로 디지탈데이타를 전송시킬 수 있는 매스 메모리 억세스장치를 제공하는 것이다.
본 발명에 따르면, 매스 메모리와 랜덤 억세스메모리 사이에 데이타를 전송시킬때의 제1스텝은 매스 메모리 내의 바람직한 루우프를 선택하는 것이다. 그다음, 랜덤 억세스 메모리의 어드레스 카운터는 바람직한 메모리셀이 해독
Figure kpo00008
기입장치와 동작관계로 있는지 안있는지의 여부에 관계없이 매스메모리의 루우프 위치 카운터와 동일한 상태로 셋트된다. 그다음, 매스메모리와 랜덤억세스 메모리사이로 데이타가 즉시 전송된기 시작하고, 루우프 위치 카운터 및 랜덤 억세스 메모리는 새로운 메모리셀이 매스메모리의 해독
Figure kpo00009
기입장치와 동작관계로 이동할때마다 한 카운트씩 전진된다. 모든 루우프가 해독
Figure kpo00010
기입장치를 지나서 순환된면, 데이타 전송과정이 종료된다. 이때 루우프내의 모든 데이타는 랜덤억세스 메모리 내로 전송된거나, 또는 루우프가 랜덤억세스 메모리로 부터의 데이타로 가득 채워진다.
본 발명의 장치에서, 랜덤 억세스 어드레스 카운터는 매스 메모리의 루우프위치 카운터와 동일한 카운팅 주기내의 스텝수를 갖고 있다. 그러므로, 매스메모리내의 데이타 어드레스와 랜덤억세스 메모리내의 데이타어드레스사이는 항상 1-대-1로 대응하게된다.
본 발명의 장치는 매스메모리의 각각의 루우프내의 메모리셀 수와 동일한 카운팅 주기내의 스텝수를 갖고 있는 전송카운터를 포함한다. 전송카운터는 데이타 전송동작의 초기에 0으로 셋트되고 데이타비트가 매스메모리와 랜덤 억세스메모리사이로 전송될 때마다 한 스텝씩 전진된다. 전송카운터가 이것의 카운트의 끝에 도달하면, 데이타 전송과정이 종료된다. 이제부터, 첨부된 도면을 참조하여 본 발명에 대해서 더욱 상세하게 기술하겠다.
제1도를 참조하면, 범용 디지탈 컴퓨터(10)는 RAM어드레스카운터(14), 전송카운터(16), 제어회로(18), 및 제어프로그램회로(20)과 함께 최소한 한개의 랜덤억세스 메모리(RAM,12)를 갖고 있다. 컴퓨터(10)는 매사츄세츠주, 메이나드에 소재한 디지탈 이퀴브먼트 코퍼레이션(Digital Eguipment Corporation)에서 제조한 PDP-8E 컴퓨터와 같은 적당한 범용 디지탈 컴퓨터일수도 있다. 컴퓨터(10)는 주변장치(도시하지 않음)와 본 발명의 데이타 전송장치와 다수의 컴퓨터회로를 접속시키는 적당한 입력
Figure kpo00011
출력(I/O)회로(22)를 포함한다.
본 발명의 이 실시예에서, 데이타는 RAM(12)과, 자기디스크메모리, 전하결합장치메모리, 자기버블메모리 또는 폐쇄된 일련의 메모리 셀을 각각 포함하는 다수의 메모리 루우프를 갖고 있는 그외의 다른 적당한 매스메모리와 같은 매스메모리(24)사이로 전송된다. 이 특정한 예에서, 매스매모리(24)의 각각의 루우프는 0에서 255까지의 순차로 번호가 매겨진 256개의 메모리 셀을 갖고 있다. 매스메모리(24)의 루우프선택(LoooP SELCT)입력에 바람직한 루우프를 지정하는 디지탈 수를 제공함으로써 바람직한 루우프가 선택될 수 있다. 선택된루우프의 메모리셀은 전진 루우프 클럭(ADVANCE LOOP CLOCK)입력에 인가된 클럭신호에 응답하여 해독
Figure kpo00012
기입장치(도시하지 않음)를 지나서 순환된다. 전진 루우프 클럭 입력에 인가된 클럭신호는, 새로운 메모리 셀이 선택된 루우프에 대해 해독
Figure kpo00013
기입장치와 동작관계로 전진된 때마다 한카운트씩 카운터(26)를 전진시키기 위해 루우프 위치 카운터(26)에도 인가된다. 루우프 위치 카운터(26)는 메모리 루우프내의 메모리 셀과 동일한 카운팅 주기내의 스텝수를 갖고 있다. 루우프 위치 카운터(26)는 메모리 셀 번호 0이 해독
Figure kpo00014
기입장치에 있을때 0으로 셋트된다. 그러므로 루우프 위치 카운터(26)의 상태는 소정의 시간에 해독
Figure kpo00015
기입장치와 동작관계로 있는 메모리 셀의 어드레스에 대응한다.
매스메모리(24)는 기입클럭(WRITE CLOCK), 기입인 에이블(WRITE ENABLE), 해독 인에이블(READ ENABLE), 및 데이타인(DATA IN)입력 및 데이타 아웃트(DATA OUT) 출력도 갖고 있다. 이 기능들은 이 분야에 공지되어 있으므로 상세하게 기술하지 않겠다.
전진 루우프 클럭, 기입 클럭 및 루우프 위치 카운터(LOOP POSITION COUNTER)입력들 옆의 화살표들은 회로가 클럭펄스의 증가연부에 의해 즉 0에서 1로 변환되는 것에 의해 트리거되는 것을 나타낸다.
컴퓨터(10)와 본 발명의 장치사이에 결합되는 도선들은, 다수의 도선(각각의 데이타 비트에 대해 1개)들로 구성된 데이타 아웃트 버스(28), 다수의 도선들로 구성된 데이타 인 버스(30), 또다른 다수의 도선들로 구성된 어드레스(ADDRESS) 버스(32), 해독(READ)도선(34), 기입(WRITE) 도선(36) 및 준비(READY)도선(38)을 포함한다.
어드레스 버스(32)는 컴퓨터(10)로 부터 2비트 어드레스 워드를 수신하고 3개의 출력신호, 즉 루우프, 데이타 및 위치신호중의 한 신호를 발생시키도록 어드레스워드를 해독하는 어드레스 디코더 회로(40)에 결합된다. 루우프가 매스메모리(24)내에 선택될때, 루우프를 지정하는 어드레스는 제어프로그램회로(20)에 의해 어드레스 버스(32)로 인가된다. 최종적인 루우프신호는 기입신호입력과 클럭입력을 수신하는 AND게이트(42)로 인가된다. 루우프, 기입 및 클럭신호가 동시에 고레벨 상태로 되면, 게이트(42)의 출력은 고레벨로되고, 데이타 아웃트 버스(28)와 매스 메모리(24)의 루우프 선택입력사이에 결합되는 래치회로(44)의 입력을 클럭시킨다. 래치회로(44)가 클럭되면, 이 회로는 데이타 아웃트버스(28)를 통해 루우프 선택 입력에 나타나는 루우프수를 제공하게 된다.
디코더(40)의 위치신호출력은 해독 신호입력을 수신하는 AND게이트(46)로 인가된다. 위치 및 해독 신호가 동시에 고레벨 상태로되면, 게이트(46)의 출력은 3중 상태 전송 게이트 셋트(48)를 인에이블 시키는데 제 1도에는 이중의 한 게이트 만이 도시되어 있다. 게이트(48)가 인에이블 되면, 루우프 위치 카운터(26)의 상태는 데이타 인 버스(30)로 인가된다. 이 수는 RAM어드레스 카운터(14)의 상태를 루우프 위치 카운터(26)의 상태와 동일하게 셋트시키도록 제어프로그램회로(20)에 의해 사운된다. RAM어드레스 카운터(14)는 루우프 위치 카운터(26)의 카운팅 주기내의 스텝수와 동일한 카운팅 주기내의 스텝수를 갖고 있다.어드레스 디코더(40)의 데이타 출력신호는 해독 및 기입 입력을 각각 수신하는 AND게이트(50 및 52)로 인가된다. 게이트(50)의 출력은 매스 메모리(24)의 해독 인에이블 입력에 결합되고 게이트(52)의 출력은 이 메모리의 기입 인에이블 입력에 결합된다.
데이타 및 해독신호들은 제1도에 단한개만 도시된 3중 상태 전송게이트셋트(56)의 인에이블 입력에 출력이 결합되는 AND게이트(54)로도 인가된다. 게이트(56)가 인에이블되면, 이 게이트는 매스메모리(24)의 데이타 아웃트 버스 출력을 컴퓨터(10)에 전송하기 위해 데이타 인 버스(30)에 결합시킨다.
루우프, 데이타 및 위치 신호들과 해독 및 기입신호들의 어드레스들은 컴퓨터 제어회로(18)에 의해 발생된다. 제1도의 실시예는 출력이 매스 매모리(24)의 기입클럭입력에 결합되고 인버터(6)를 통해 이 메모리의 전진 루우프 클럭입력에 결합되는 종래의 클럭회로(58)에 의해 클럭된다. 클럭회로(58)의 출력은 원-쇼트 멀티 바이브레이터(62)의 트리거 입력에도 인가된다.
원-쇼트 멀티바이브레이터(62)는 AND게이터(64)의 출력에 의해 인에이블된다. AND게이트(64)의 한 입력은 도선(34 및 36)으로부터 해독 및 기입입력을 수신하는 OR게이트(66)의 출력에 결합되고, AND게이트(64)의 다른 입력은 데이타, 위치 및 루우프 입력신호를 수신하는 OR게리트(68)의 출력에 결합된다. 원-쇼트 멀티바이브레이터(62)의 출력은 인버터(70)를 통해 준비 도선(38)에 인가된다.
본 발명의 이 실시예의 동작에 대해서, 매스 메모리(24)내의 루우프를 선택하고, 선택된 루우프로부터 RAM(12)으로 데이타를 전송하며, RAM(12)으로 부터 선택된 루우프로 데이타를 전송하는데 필요한 동작순차를 상세하게 설명하겠다. 루우프 선택 순차는 다음과 같다.
1. 루우프 수를 데이타 아웃트 버스(28)상에서 선택되도록 놓음.
2. 어드레스 버스(32)상에 루우프 스트로브(strobe) 어드레스를 놓음.
3. 기입도선(36)을 고레벨상태로 함.
4. 준비도선(38)이 저레벨상태로 되도록 기다림.
5. 데이타 아웃트 버스(28)상의 루우프 수를 루우프 선택 래치회로(44)에 클럭시킴.
6. 클럭의 다음번 고레벨 변환(transition)시에 준비펄스를 발신함.
7. 기입도선(36)을 저레벨 상태로 함.
8. 종료시킴.
매스 메모리(24)로 부터 RAM(12)으로 데이타를 전송하는 순차는 다음과 같다.
1. 전송카운터(16)를 리셋트시킴.
2. 어드레스 버스(32)상에 위치 스트로브 어드레스를 놓음.
3. 해독도선(34)을 고레벨 상태로 함.
4. 준비도선(38)이 저레벨 상태로 되도록 기다림.
5. 데이타인 버스(30)상에 루우프 위치 카운터 수를 놓음.
6. 클럭의 다음번 고레벨 변환시에 준비펄스를 발신함.
7. 데이타인 버스(30)로 부터 루우프 위치 수를 입력시킴.
8. 해독 도선(34)을 저레벨 상태로 함.
9. 데이타인 버스(30) 에서 루우프 위치 수를 추출함.
10. 루우프 위치 수와같게 RAM어드레스 카운터(14)를 셋트시킴.
11. 어드레스 버스도선(32)상에 데이타 스트로브 어드레스를 놓음.
12. 해독 도선(34)을 고레벨 상태로 함.
13. 준비도선(38)이 저레벨 상태로 되도록 기다림.
14. 데이타인 버스(30)상에 루우프 데이타를 놓음.
15. 클럭의 다음번 고레벨 변환시에 준비펄스를 발신함.
16. 데이타인 버스(30)로 부터 루우프 데이타를 입력시킴.
17. 해독 도선(34)을 저레벨상태로 함.
18. 데이타인 버스(30)에서 루우프 데이타를 추출함.
19. RAM어드레스 카운터(14)의 기존 어드레스에서 RAM(12)속에 루우프 데이타를 기입함.
20. RAM어드레스 카운터(14)를 증가시킴.
21. 루우프 위치 카운터(26) 및 RAM어드레스 카운터(14)의 카운팅 주기내의 스텝수와 동일한 카운팅 주기내의 스텝수를 갖고 있는 전송카운터(16)를 증가시킴.
22. 전송 카운터(16)가 오버플로우(over flow)되지 않는 경우, 스텝 11로 가게함. 전송카운터(16)가 오버플로우되면, 스텝 23으로 가게함.
23. 종료시킴.
RAM(12)으로 부터 매스 메모리(24)로 데이타를 전송하는 순차는 다음과 같다.
1. 전송카운터(16)를 리셋트 시킴.
2. 어드레스 버스(32)상에 위치 스트로브 어드레스를 놓음.
3. 해독도선(34)을 고레벨 상태로 함.
4. 준비도선(38)이 저레벨 상태로 되도록 기다림.
5. 데이타 인 버스(30)상레 루우프 위치 수를 놓음.
6. 클럭의 다음번 고에벨 변환시에 준비 펄스를 발신함.
7. 데이타인 버스(30)로 부터 루우프 위치수를 입력시킴.
8. 해독도선(34)을 저레벨 상태로 함.
9. 데이타인 버스(30)에서 루우프 위치 수를 추출함.
10. 루우프 위치 수와 같게 RAM어드레스 카운터(14)를 셋트시킴.
11. RAM어드레스 카운터(14)의 어드레스에서 RAM(12)으로부터 데이타를 해독함.
12. 데이타 아웃트 버스(28)상에 스텝 11에서 해독된 RAM데이타를 놓음.
13. 어드레스 버스(32)상에 데이타 스트로브 어드레스를 놓음.
14. 기입도선(36)을 고레벨 상태로 함.
15. 준비도선(38)이 저레벨 상태로 되록도 기다림.
16. 클럭의 다음번 고레벨 변환시에, 데이타 아웃트 버스(28)상의 RAM데이타를 루우프에 기입하고 도선(38)상의 준비 펄스를 발신함.
17. RAM어드레스 카운터(14)를 증가시킴.
18. 전송카운터(16)를 증가시킴.
19. 전송 카운터(16)가 오버 플로우 되지 않는 경우에 스텝 11로 가게함.
전송 카운터(16)가 오버플로우되면, 스텝 20으로 가게함.
20. 종료시킴.
제1도의 실시예에서, 전술한 순차들은 하드웨어 및 소프트웨어를 조합시킴으로써 실시되는데, 하드웨어는 제1도에 도시한 게이트, 카운터, 래치회로, 디코더 및 원-쇼트 멀티바이브레이터로 되고, 소프트웨어는 제어 프로그램회로(20) 내에 포함된다. 루우프 선택 순차에서, 스텝 1 내지 4,7 및 8은 제어프로그램회로(20)내에 포함된다. 매스메모리(24)로부터 RAM(12)으로 데이타를 전송할때에는, 스텝 1 내지 4,7,8,10 내지 13,16,17 및 19가 제어프로그램회로(20)내에 포함된다. RAM(12)으로 부터 매스 메모리(24)로 데이타를 전송할 때에는, 스텝 1 내지 4,7,8,10 내지 13 및 17 내지 20이 제어프로그램회로(20)내에 포함된다. 제어프로그램회로(20)의 일부를 구성하는 스텝들에 대한 유통도는 제3도에 도시되어 있고, 1972년 5월에, 매사츄세츠주, 메이나드에 소재한 디지탈 이퀴브먼트 코퍼레이션이 출판한 POP-8 책자 "프로그래밍 안내"를 참조하여 POP-8E 컴퓨터용 기계언어로 기록될 수 있다. 상기에 언급한 책자의 모든 내용들은 본 명세서에 참고문헌으로서 사용되어 있다.
제1도의 실시예에서, 데이타 전송동작의 타이밍은 클럭회로(58)에 의해 제어된다. 이것은 컴퓨터(10)의 클럭이 클럭회로(58)의 주파수와 근사한 경우에 양호하게 동작하나, 컴퓨터의 클럭이 클럭회로(58)의 주파수보다 느리면, 동기를 손실하게 되며, 컴퓨터의 클럭이 클럭회로(58)의 주파수보다 빠르면, 컴퓨터는 시간의 대기 부분에 있게된다. 이들 경우에는, 제2도에 도시한 수정된 타이밍회로를 이용하는 것이 좋다.
제2도를 참조하면 클럭회로(58)의 출력은, 다른 입력이 AND게이트(64)의 출력에 결합된 2대 1 멀티플렉서(72)의 한 입력에 결합된다. 멀티플렉서(72)의 S=1상태에서, 클럭회로(58)의 출력은 이 멀티 플렉서(72)의 출력해서 나타나고, 멀티플렉서(72)의 S=0상태에서는, 게이트(64)의 출력(RW스트로브라고함)이 멀티플렉서(72)의 출력에서 나타난다. 멀티플렉서(72)의 스위칭은 Q출력이 멀티플렉서(72)의 S입력에 결합된 D형플립-플롭회로(74)에 의해 제어된다. 플립-플롭회로(74)는 클럭회로(58)에 의해 클럭되고, 인 버터(78)을 통해 재트리거 가능한 원-쇼트 멀티바이브 레이터(76)의 출력에 결합된 D 및 크리어(CLEAR)입력을 갖고 있다. 재트리거 가능한 원-쇼트 멀티바이브레이터(76)의 트리거 입력은 원-쇼트멀티바이브레이터(62)의 출력에 결합된다.
전진시에 데이타가 전송되지 않으면, 플립-플롭회로(74)는 셋트되고 멀티플렉서(72)는 클럭회로(58)의 출력을 매스메모리(24), 루우프위치 카운터(26) 및 원-쇼트 멀티바이브레이터(62)에 결합시키는 S=1상태로 된다. 원-쇼트 멀티바이브레이터(62)가 트리거되면, 플립-플롭회로(74)를 리셋트시키고 멀티바이브레이터(72)를, 클럭회로(58)에 대한 게이트(64)의 출력(RW스트로브)을 구성하는 S=0상태로 스위치시키는 원-쇼트 멀티바이브레이터(76)을 트리거 시킨다.
재트리거 가능한 원-쇼트 멀티바이브레이터(76)가 작동하기에 충분하도록 데이타가 전송되는 한 매스메모리(24)는 컴퓨터(10)와 동기관계로 있게된다. 재트리거 가능한 원-쇼트 멀티바이브레이터(76)의 기간은 선택된 루우프로 부터의 각각의 전송데이타 비트들 사이의 경과시간보다 길다. 데이타 전송동작이 종료되면, 재트리거 가능한 원-쇼트 멀티바이브레이터(76)는 정지되어 플립-플롭회로(74)를 리셋트시키므로, 클럭회로(58)를 회로내에 다시 스위칭시킨다.
제2도의 비동기 실시예에서의 타이밍 제한은 매스 메모리(24)의 최소 고레벨 및 저레벨 시간동안 고레벨 및 저레벨로 유지되는 해독 도선(34) 및 기입도선(36)뿐이고 재트리거 가능한 원-쇼트멀티바이브레이터(76)는 매스 메모리(24)의 최대 리후레쉬(refresh) 기간전에 정지된다.
디지탈 이퀴브먼트 코퍼레이션 PDP-8E가 컴퓨터(10)용으로 사용되는 경우에, I/O (22)는 12개의 데이타 입력(DIN)비트와 12개의 데이타 출력(DOUT)비트를 갖고 있는 DK CB-AA(임의 기관#1)모듈번호 M 8360으로 될 수 있다. 다음의 지정은 12개의 데이타 입력 비트에 대한 것이다. 즉, 비트 0=준비, 비트 1 내지 3=여분, 및 비트 4 내지 11=데이타인 버스용이다. 다음의 지정은 12개의 데이타 출력비트에 대한 것이다. 즉, 비트 0=해독, 비트 1=기입, 비트 2 및 3=어드레스, 및 비트 4 내지 11=데이타 아웃트 버스용이다.
지금까지, 매스 메모리(24)내에 단일 메모리 루우프를 포함하는 데이타 전송기에 대해 기술하였으나, 이 분야에 숙련된 기술자들은 메모리 루우프를 다른 워드 싸이즈에 대해 병렬로 놓을 수도 있다. 예를들어, 상술한 POP-8E데이타인 및 데이타 아웃트 비트지정의 경우에는, 8비트 RAM에 의해 256을 기입하거나 해독하도록 모두 전송되는 8비트 워드를 제공하도록 8개의 루우프가 병렬로 될 수 있다.
전술한 설명에서, RAM(12)은 매스 메모리(24)의 루우프와 동일한 용량을 갖고 있다. 그러나, RAM(12)의 용량은, 바람직한 경우에, 매스 메모리(24)의 용량보다 더 크게 될 수 있다. 이 경우에는, 더 큰 어드레스를 제공하도록 RAM어드레스 카운터(14)에 베이스 레지스터가 부가된다. 예를들어, 256위치 매스 메모리 루우프로 부터의 데이타가 65,536위치 RAM내의 256위치로 전송된다고 가정하면, 위치(1000)16에서 시작되어 위치(10FF)16에서 종료된다. 이 목적을 위하여, 16비트 어드레스를 제공하도록 8비트 베이스레지스터가 8비트 RAM어드레스 카운터(14)에 부가된다. 베이스 어드레스를 변화시킴으로써, 매스메모리(24)로 부터의 데이타는 RAM(12)의 바람직한 256위치 블럭으로 전송될 수 있다. 이 방법의 다른 잇점은 한개 이상의 루우프를 전송할때 인입 데이타의 잠재기간을 최소로 할 필요가 없다는 것이다. 이상, 본 발명에 관련된 동작구조를 상세하게 설명하기 위해서 본 발명의 양호한 실시예에 대해 기술하였으나, 이는 단지 설명을 하기 위한 것으로, 본 발명의 다수의 신규한 형태들이 본 발명의 원리와 범위를 벗어나지 않고도 다른 구조 형태에 결합될 수도 있다.

Claims (1)

  1. 데이타 비트를 수용하는 N개의 셀을 갖는 다수의 기억루우프와 상기루우프에서 어떤 셀이 데이타를 받거나 또는 전송하는 가를 나타내기 위한 루우프위치 카운터(26)를 갖는 매스 메모리(24)와 카운팅 주기내에 N개의 스텝을 가진 어드레스 카운터(14) 및 카운팅 주기내에 N개의 카운팅 스텝을 갖는 전송카운터 장치(16)를 갖고 랜덤 억세스 메모리(12)사이에 디지탈 데이타를 전송하는 장치에 있어서, 다수의 매스 메모리루우프에서 하나를 선택하고 상기 선택된 루우프에서 셀위치를 결정하고 상기 랜덤 억세스 메모리와 상기 매스 메모리의 상기 선택된 루우프 사이에 전송될 데이타를 나태내기 위하여 상기 렌덤 억세스 메모리 및 상기 매스 메모리에 연결된 제1회로장치(28,44,54,46,32,40), 상기 제1회로장치에 의해 결정된 루우프 셀위치에 따라서 상기 랜덤 억세스 메모리 어드레스 카운터를 조정하고 상기 전송카운터를 리셋트시키기 위하여 상기 전송카운터와 상기 랜덤 억세스 메모리 어드레스 카운터 및 상기 제1회로장치에 연결되는 제2회로장치(26,30,18), 상기 전송카운터 장치가 오버플로우 할때까지 상기 제1회로 장치가 상기 랜덤 억세스 메모리와 상기 매스 메모리 사이에서 전송될 데이타를 나타낼 때마다 계속하여 루우프 위치를 전진시키며 상기 전송카운터장치의 카운트를 전진시키고 상기 매스 메모리의 상기 선택된 루우프와 상기 랜덤 억세스 메모리 사이에 데이타를 전송하기 위하여 상기 제1회로 장치와 상기 랜덤 억세스 메모리 및 상기 매스 메모리에 연결된 제3회로 장치(58)로 구성되는 것을 특징으로하는 디지탈 데이타 전송장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780808A (en) * 1981-11-27 1988-10-25 Storage Technology Corporation Control of cache buffer for memory subsystem
US4583166A (en) * 1982-10-08 1986-04-15 International Business Machines Corporation Roll mode for cached data storage
FR2580836A1 (fr) * 1985-04-17 1986-10-24 Logivision Dispositif de stockage d'informations contenues dans un ordinateur a partir d'une source en langage evolue interprete
WO1991006053A1 (en) * 1989-10-10 1991-05-02 Storage Technology Corporation Multiple step data read apparatus
US5647057A (en) * 1992-08-24 1997-07-08 Texas Instruments Incorporated Multiple block transfer mechanism
US7293158B2 (en) * 2005-03-02 2007-11-06 International Business Machines Corporation Systems and methods for implementing counters in a network processor with cost effective memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3064241A (en) * 1958-11-10 1962-11-13 Bell Telephone Labor Inc Data storage system
US4112504A (en) * 1976-10-20 1978-09-05 Burroughs Corporation Fast access charge coupled device memory organizations for a semiconductor chip
US4130894A (en) * 1977-11-21 1978-12-19 International Business Machines Corporation Loop organized serial-parallel-serial memory storage system
US4165541A (en) * 1977-12-12 1979-08-21 Fairchild Camera And Instrument Corporation Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers

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