KR810001440B1 - 실리콘 트랜지스터의 제조방법 - Google Patents

Abstract

내용 없음.

Description

실리콘 트랜지스터의 제조방법

제1도는 종래의 베이스 확산형 트랜지스터를 보인 단면도.

제2도는 종래의 트랜지스터의 제조방법에 있어서 수소처리 효과를 보인 Ic-h_FE특성 곡선도.

제3도는 종래 트랜지스터의 V_SE의 온도 의존성을 보인 V_BE-Ic특성 곡선도.

제4도 내지 제10도는 본 발명 트랜지스터의 제조방법 실시예를 설명하기 위한 각 공정의 단면도.

제11도는 본 발명의 실시예에 h_FE의거 제조된 트랜지스터의 Ic-V_BE의 특성 곡선도.

제12도는 본 발명 실시예에 의거 제조된 트랜지스터 V_BE의 온도 의존성을 보인 V_BE-Ic 특성 곡선도이다.

본 발명은 전류 증폭율을 크게 할 수 있으며, 아주 뛰어난 입특력성을 얻을 수 있는 베이스 확산형 실리콘 트랜지스터의 제조방법에 관한 것이다.

종래의 2산화규소(SiO₂)로 표면이 보호된 실리콘 트랜지스터에 있어서, 실리콘기체(Si)와 2산화규소(SiO₂)의 계면, 즉 Si-SiS₂계면의 특성이 원인이 되어 에미터 영역에서 베이스 영역으로 주입된 캐리어가 표면 재결합을 일으켜 전류 증폭율(h_FE)이 저하한다는 문제가 있었다.

상술한 바와 같이 (SI-SIS₂계면에 의한 전류 증폭율(h_FE)의 저하를 막는 방법의 하나로서 수소 분위기 중에서 열처리하는 방법이 알려져 있다. 그러나 단순히 수소처리를 하더라도 전류 증폭율(h_FE)의 대표적인 증대는 기대할 수 없었다.

첨부된 도면 제1도 및 제2도는 종래의 실리콘 트랜지스터에 있어서 수소처리의 효과를 설명하기 위한 것으로 제1도는 콜렉터접합을 메사(mesa)형으로 한 일반적인 베이스 확산형 PNP 실리콘 파우어 트랜지스터의 단면도이다. 이러한 트랜지스터는 N형 실리콘 기판의 확산에 의해 P형 베이스 영역(10)을 형성하고 이 베이스 영역(10) 속에 확산에 의해 N⁺형 에미터영역(11)과 전극형성을 위해 P⁺형 베이스 저저항영역(12)을 형성하고 또 N형 실리콘 기판의 하면에서 불순물 확산을 하는데 따라 N⁺형 콜렉터 저 저항 영역(13)을 형성하고 이 N⁺형 콜렉터 저저항 영역(13)과 베이스 영역(10)과의 사이에 남은 N형 실리콘 영역을 콜렉터영역(14)으로 하고 또 상면에 SiO₂피막(15)을 열산화에 의해 형성하고 이 SiO₂피막(15)에 선택적으로 구멍을 형성하여 에미터영역(11)과 P⁺형 베이스 저저항영역(12)에 닉켈전극(16)(17)을 또 하면의 N⁺형 콜렉터 저저항영역(13)의 표면에 닉켈전극(18)을 각기 형성한 것이다.

제2도는 제1도에 도시한 바와 같이 구성한 트랜지스터에 대한 수소 처리효과를 보이는 특성 곡선도로서 극선(A)는 수소 처리를 한 트랜지스터의 콜렉터 전류(Ic)와 직류 전류 증폭율(h_FE)과의 관계를 보이고 곡선(B)은 수소처리를 하지 않은 트랜지스터의 Ic와 h_FE와의 관계를 보인 것이다. 또 수소처리는 닉켈전극(16)(17)(18)을 형성한 칩에 H₂가스를 0.5ℓ/min으로 흘림으로서 만든 H₂100% 분위기중에서 550℃의 가열처리를 60분간 실시함으로 이루어진 것이다.

제2도의 곡선(A)와 (B)와의 비교에서 알 수 있는 바와 같이 수소 처리효과에 있어서 h_FE가 약 2배가 된다. 따라서 어느 정도의 효과를 기대한다는 것은 가능하다. 그러나 대표적인 효과를 기대한다는 것은 불가능하다.

이러한 것은 상술한 실험예에 한정된 것이 아니라 일본국에서 발행된 일간공업신문사발행의 간행물 ＂실리콘 프레너기술에 의한 반도체공학＂ 제207페이지-제208페이지의 기재 및 일본의 특허공개공보 소 48-32484호 등에 의해서도 밝혀지고 있다.

또 트랜지스터에 있어서 온도변화에 의한 특성변동을 최소한으로 하기 위해 베이스, 에미터간의 전압 V_BE의 온도 의존성을 될 수 있는 한 작게 하는 것이 바람직하고 또 일반적으로 트랜지스터의 입력전압이 되는 베이스, 에미터간의 전압 V_BE을 작게 하도록 억제할 필요가 있다. 예를 들면 콜렉터 전류가 최대 정격치일 때, 2V이하라고 하는 요구를 만족시키지 않으면 안 된다. 또 제1도에 도시한 트랜지스터의 온도를 파라미터로 한 V_BE-Ic 특성을 구하면 제3도에 도시한 바와 같이 되고, 25℃, 75℃, 150℃로 온도를 바꾸면, 특성도 대표적으로 변화하여 베이스, 에미터간의 전압(V_BE)의 온도 의존성이 크다. 게다가 대전류 영역에서의 베이스, 에미터 사이의 전압(V_BE)이 과대하다.

그래서 본 발명의 목적은 통상의 수소처리효과에 의한 전류 증폭율의 증대보다도 현저한 전류 증폭율의 증대를 보이고 또 입력 특성이 뛰어난 즉 베이스, 에미터 사이의 전압(V_BE)의 온도의존성이 작고, 게다가 베이스, 에미터간의 전압(V_BE)의 값도 작은 트랜지스터를 얻을 수 있는 제조방법을 제공하는데 있다.

이하 본 발명을 상세히 설명하면 본 발명의 실리콘 트랜지스터의 제조방법은 실리콘 기체에 불순물확산에 의해 베이스 영역을 형성하는 공정과 전기한 베이스 영역 속에 불순물 확산에 의해 얇게 에미터 영역을 형성하는 공정과, 전기한 베이스 영역과 동일 도전형을 주는 불순물을 환산하여 전기한 에미터 영역에 인접하도록 베이스 저저항영역을 형성함과 동시에, 전기한 에미터 영역을 신장시키는 열처리를 하는 공정과 에미터 접합으로서 전기한 에미터 영역과 전기한 베이스 저저항 영역에 의한 접합이 잔존하도록 전기한 베이스 저저항 영역의 일부를 제거함으로서 전기한 에미터영역 주변에 홀을 형성하는 공정과 적어도 전기한 홀의 표면에 2산화규소(SiO₂) 피막을 형성하는 공정과, 전기한 2산화규소의 피막을 형성시킨 것에 수소분위기 속에서 열처리를 하는 공정을 포함하며 좋기로는 전기한 홈의 깊이를 에미터영역 깊이의 약 1/5 이상으로 하고 더 좋기로는 2차 파괴 등을 고려하여 에미터 영역의 깊이를 1/3 이상으로 하고, 한편 홈의 깊이를 너무 크게 하면 콜렉터 포화전압(V_CE)(Sat)이 과대해지므로 좋기로는 홈의 깊이를 에미터 영역깊이의 2/3 이하로 하고, 물론 베이스 저저항 영역의 깊이 이하로 하고 또 전기한 2산화규소의 두께는 좋기로는 약 2000Å-15000Å으로 하고, 또 전기한 수소처리에 있어 300℃-1000℃ 더 좋기로는 400℃-700℃로 하는 것을 특징으로 하는 것이다.

상술한 바와 같은 방법으로 트랜지스터를 제작하면, 직류 전류증폭율(h_FE)을 1계단 이상 증대시킬 수가 있고 또 입력특성을 개선할 수가 있다. 예를 들면, h_FE를 1000-2000으로 할 수가 있다. 본 발명 방법에서 h_FE를 극단으로 크게 할 수 있는 이유는 명확하지는 못하다.

그러나 베이스 전류통로가 되는 베이스 영역 일부에 홈을 형성하고, 여기에 SiO₂를 형성하여 수소처리를 함으로서 Si-SiO₂계면 및 그 근방에 수소 처리 효과가 유효하여 미치도록 된 것과 홈 부분의 표면불순물농도가 저하하는 것과, 홈의 형성에 의해 베이스 영역으로의 캐리어의 주입형태가 변화한 것 등 여러 원인이 상승효과를 가져오는 것이라고 생각된다.

또 통상의 수소처리에 의해 h_FE의 증대하는 이유는, Si-SiO₂계면의 SiO₂에는 실제로는 SiO₂와 SiO가 공존하고 있고, SiO＞Si=O의 화학구조로 2가 전자가 남아 있으므로 재결합 중심으로서 작용하여 h_FE를 저하시키지만 수소처리를 하면 SiO와 H원자가 결합하여

의 구조로 되어 재결합중심이 작아져서 h_FE가 증대하는 것이라고 일반적으로 생각하고 있다.

또 베이스, 에미터간 전압 V_BE의 온도 의존성이 작아짐과 동시에 V_BE의 값이 작아져 입력특성이 개선되지만 이것은 에미터 접합의 일부에 에미터 영역과 베이스 저저항 영역에 의한 N⁺-P⁺접합이 존재하고 있는데 기인하고 있는 것이라고 생각된다. 또 제1도의 종래 트랜지스터에 있어서는 에미터, 베이스간 접합이 전 영역에서 N⁺-P-P⁺구조로 되어 있다.

또 본 발명에 의하면 2차 파괴 내량(耐量)이 커진다.

이하 본 발명의 실시예를 첨부도면에 의해 설명한다.

먼저 기체(其體) 반도체로서 비(比)저항 약 20Ω.㎝의 N형 실리콘 웨이퍼(wafer)를 준비하고 제4도에 도시한 바와 같이 인(隣) 확산에 의해 표면 불순물농도 약 5×10²⁰atoms/㎤로 깊이 약 95μ의 N⁺형 콜렉터영역(20), 붕소(硼素) 확산에 의해 표면 불순물 농도/ 약 15×10¹⁸atoms/㎤로 깊이 약 20μ의 P형 베이스영역(21), 인 확산에 의해 표면 불순물농도 약 2×10²¹atoms/㎤로 깊이 약 3μ의 얇은 N⁺형 에미터 영역(22)을 각기 형성하고, 확산공정에서 형성된 웨이퍼 표면의 SiO₂를 HF 엣칭액으로 제거했다. 이러한 각 확산은 공지의 일반적인 방법으로 실시했다. 또 제4도에 있어서 24는 기체의 N형 실리콘이 그대로 남겨진 두께 약 30μ의 N형 콜렉터영역이다.

다음 제4도에 도시한 것에 확산원으로서 B₂O₃(고체임)을 사용하여 N₂가소분위기 중에서 1200℃, 120분간의 붕소확산 처리를 실시하고, 표면 불순물농도 약 1×1²⁰atoms/㎤ 확산의 깊이 약 12μ의 P⁺형 베이스 저저항영역(23)을 제5도에 도시한 바와 같이 형성했다. 이때 N⁺형 에미터영역(22) 및 N⁺형 콜렉터영역(20)에도 붕소가 확산되지만, N⁺형 에미터영역(22)과 N⁺형 콜렉터영역(20)의 표면인 농도가 P⁺형 베이스 저저항영역(23)의 표면불순물 농도보다 큼으로 영역(20)(22)에 반전층(반대 도전형층)이 형성되는 일은 없다. 또 이런 열처리로 N⁺형 에미터영역(22)도 신장하여, 약 15μ의 깊이가 되고 베이스 너비가 약 5.5μ가 된다.

다음 제6도에 도시한 바와 같이 HF:HNO₃=1:10의 혼합산으로 된 엣칭액을 사용하여 공지 포로엣칭법에 의해 N⁺형 에미터영역(22)과 P⁺형 베이스 저저항영역(23)과의 경계 즉 에미터접합부 및 P⁺형 베이스 저저항영역의 일부를 제거하여 깊이 약 6μ의 홈(25)를 설했다. 홈(25)은 제6도에 도시한 바와 같이 P⁺형 베이스 저저항영역(23)의 일부가 남을 만한 깊이로 되어 있다.

다음 제7도에 도시한 바와 같이 HF:HNO₃:CH₃COOH=1:3:1의 혼합산으로 된 엣칭액을 사용한 공지의 포토엣칭법으로 P⁺형 베이스 저저항영역(23)을 P형 베이스영역(21)내에 한정시키도록 깊이 약 30μ의 메사엣칭(mesa etching)을 하여 도랑(25a)을 형성했다.

다음에 홈(25)(25a)을 형성한 제7도에 도시한 바와 같은 것에 습기 및 산소가스를 포함한 산화성분위기 속에서 1050℃, 120분간의 열처리를 하여 제8도에 도시한 바와 같이 웨이퍼 표면에 약 8000Å 두께의 SiO₂피막(26)을 형성했다. 또 이러한 열처리로 불순물의 확산이 약간 진행되지만 극히 적은 것으로서 무시할 수가 있다.

다음에 NH₄F 엣칭액에 의한 공지의 포토엣칭법으로 에미터, 베이스 콜렉터의 각 전극을 형성할 곳의 SiO₂피막(26)을 선택적으로 제거하여 구멍(27)(28)을 제9도에 도시한 바와 같이 설했다. 이렇게 한 뒤, NiCl를 NaC₂PO₂H₂O(차아인산나트륨)으로 환원하여 Ni를 석출시키는 무전해 닉켈멕기법에 의해 N⁺형 콜렉터영역(20)의 표면, N⁺형 에미터영역(22) 및 P⁺형 베이스 저저항영역(23)의 표면에 닉켈층(29)을 설했다.

이때 SiO₂피막(26)의 위에는 닉켈이 석출하지 않는다.

다음에 Si-SiO₂의 계면특성을 바꾸기 위해 제9도에 도시한 것을 H₂가스를 0.5ℓ/min으로 흘린 H₂100% 분위기중에 두고 여기에 550℃, 60분간의 가열처치를 했다. 이런 가열처리는 닉켈층(29)과 Si를 합금화시키는 공정을 겸하고 있다. 따라서 제조공정이 단축된다.

다음에 무전해(無電解) 닉켈멕기를 다시 실시하여 약 3μ 두께의 닉켈전극을 형성했다. 즉 제10도에 도시한 바와 같이 에미터 전극(30), 베이스전극(31) 및 콜렉터전극(32)을 형성했다. 이와 같이 한 뒤 웨이퍼를 절단하고, 약 4.4mm 각의 독립된 트랜지스터 칩으로 했다. 다음에 이 트랜지스터 칩을 미국 JEDEC 규격의 TO-66 금속용기에 넣어서 완성했다.

상술한 공정으로 제작한 트랜지스터의 콜렉터전류(IC)에 대한 직류 전류증폭율(h_FE)의 변화 즉 Ic-h_FE특성을, 주위온도 25℃, 콜렉터, 에미터간 전압 V_CE=4V의 조건으로 측특정하면 제11도의 곡선(c)와 같이 되었다. 또 비교를 위해 수소분위기를 질소분위기로 바꾼 이외는 전부 본 발명 실시예와 같은 공정으로 트랜지스터를 제작하고 이 트랜지스터의 Ic-h_FE특성을 본 발명 실시예의 측정조건과 같은 동일 조건으로 측정한 바 제11도의 곡선과 같이 되었다.

제11도에 볼 수 있는 바와 같이 종래의 트랜지스터의 h_FE의 피크값이 약 100인데 대해 본 발명 실시예의 트랜지스터의 h_FE피크값은 약 1500이며 일단계 이상 증대하고 있다. 또 제2도의 종래 방법으로 수소처리한 것의 특성곡성(A)과 비교하더라도 본 발명에 의한 트랜지스터가 약 1계단 전류증폭율이 크다.

또 상술한 실시예에 의해 만들어진 트랜지스터에 대해 칩의 온도를 25℃, 75℃, 150℃로 바꾸었을 때의 V_BE-Ic 특성변화, 즉 V_BE의 온도 의존성을 측정하면 제12도에 도시한 바와 같이 되었다. 이러한 특성곡선에서 밝혀지고 있는 바와 같이 제3도에 도시한 특성을 갖는 종래의 트랜지스터에 비하여 V_BE의 온도의존성이 대폭적으로 개선되어 있다.

또 제3도에서는 콜렉터 전류 Ic=10A에 있어서 베이스, 에미터간 전압 V_BE가 150℃에서 2.5V인데 비해 제12도에서는 콜렉터전류 Ic=10A, 150℃에 있어서 V_BE=1.5V 정도 작아지고 있다. 즉 본 발명 실시예에서는 베이스, 에미터간 전압 V_BE이 특히 커다란 전류 영역에서 작게 억제되어 있다.

또 제11도의 곡선(C)과 제2도의 곡선과의 비교에서 분명해진 바와 같이 제11도 곡선(C)의 직류 증폭율 h_FE는 피크가 약 Ic=1A 그방이며, 제2도의 곡선(A) h_FE의 피크가 약 0.4A 부근, 곡선(B)의 h_FE는 피크가 약 0.5A 부근이다.

따라서 본 발명의 트랜지스터의 h_FE피크가 대전류측에 존재하고 대전류영역에 있어서의 직류증폭율 h_FE의 저하가 적어져 있다. 이러한 것은 실용 전류범위가 약 0.05-5A의 범위인 것을 생각하면 직류 전류증폭율 h_FE의 직선성이 상당히 뛰어남을 의미하고 있다. 이러한 직선성의 향상은 P⁺형 베이스 저저항영역(23)이 일부 잔존하여 N⁺형 에미터영역(22)에 접하고 있는데 기초를 두고 있다.

또 본 실시예의 트랜지스터와 제1도에 도시한 바와 같이 종래의 트랜지스터와의 2차 강복파괴내량을 측정 비교하면, 본 발명의 트랜지스터가 뛰어나다. 즉 전류증폭율이 극히 큰 데도 불구하고 2차 파괴에 강한 트랜지스터가 얻어졌다. 일반적으로 전류증폭율을 크게 하는데는 베이스 폭을 작게 하는 것이 효과적이다.

그러나 베이스 폭을 작게 하면 그마만큼 전류집중이 일어나기 쉽고, 2차파괴내량이 저하하여 바람직하지 못하며, 내압 등으로 볼지라도 베이스 폭을 작게 할 수가 없다. 그러나 본 발명에서는 베이스폭을 바꾸어서 h_FE를 증대시키고 있는 것이 아니므로 상술한 바와 같은 결함도 일어나지 않고 2차파괴내량이 크고 또 h_FE의 커다란 트랜지스터를 얻을 수가 있었다.

또 본 실시예에서는 콜렉터접합도 SiO₂피막(26)으로 보호되고 수소처리가 동시에 되어 있으므로 콜렉터 차단전류 IcBO가 1-2계단 정도가 대폭적으로 감소하여, 전류증폭율이 큰 트랜지스터의 고온 사용시 일어나기 쉬운 콜렉터, 에미터 사이의 누전류 I_CEO의 증대에 의한 불량을 방지할 수가 있었다.

이상 본 발명의 실시예에 대해 설명했으나 본 발명은 상술한 실시예에만 국한된 것이 아니고 본 발명에 대해 여러 가지의 변경이 가능하다. 예를 들면 실시예에서는 SiO₂피막(26)이 고온산화법으로 형성되어 있으나 SiO₂를 스팟터터법이나 기상(氣相) 성장법으로 형성해도 좋다.

또 P⁺형 베이스 저항영역(23)을 마스크를 사용하여 선택확산으로 형성해도 좋다. 또 본 발명의 실시예에 있어서는 첫번째의 무전해멕기 뒤에 수소처리를 하고 있으나 SiO₂피막 형성후라면, 전극형성 전후에 관계없이 언제라도 좋다. 그러나 공정의 간략화에서 실시예와 같이 전극의 가열처리와 수소처리의 가열처리를 겸용하면 아주 좋다. 또 전극의 경우는 실시예와 같이 550℃, 60분의 열처리를 하면, Al가 용융하여 비산되고 말므로 전극형성 전에 수소처리하는 것이 바람직하다.

또 수소처리의 조건은 실시예의 조건에 한정되는 일없이 수소농도, 온도, 시간 등에 광범위하게 변화시켜 여러 종으로 조합시킬 수가 있다. 이들 여러 종류의 조건을 바꿈으로써 전류증폭율의 크기를 제어할 수가 있다. 단 500℃ 전후의 처리온도에서는 수소가스 농도가 질소가스 등 불활성 가스와의 조합으로 20% 이하가 되면 수소처리의 효과는 급격히 감소한다.

또 수소가스 100의 분위기중에서 500℃ 전후의 열처리를 할 때 수소처리의 효과는 약 30-60분에 포화된다. 또 실시예는 삼중확산형 NPN 실리콘 트랜지스터이지만 PNP 트랜지스터를 포함한 여러 종류의 구조를 갖는 베이스 확산형 트랜지스터에 대해서도 본 발명의 제조방법은 유효하다.

이상 설명에서 알 수 있듯이 본 발명에 의하면 고내압, 고파괴 내량에서 또 h_FE의 표준값이 1000-2000의 트랜지스터를 용이하게 얻을 수가 있다. 이와 같은 트랜지스터가 얻어지면 다단증폭회로의 증폭 단수를 줄일 수가 있고 회로구성을 간단히 할 수가 있다. 또 본 발명의 하면 트랜지스터의 입력특성의 개선에 의해 트랜지스터 회로의 온도특성이 향상되고 온도보상이 용이하게 된다.

Claims (1)

1. 실리콘기체에 불순물확산에 의해 베이스영역을 형성하고, 전기한 베이스 영역속에 불순물확산에 의해 얇게 에미터영역을 형성하는 것과, 전기한 베이스영역과 동일 도전형을 주는 불순물을 확산하여 전기한 에미터영역에 인접하도록 베이스 저저항영역을 형성함과 동시에 전기한 에미터영역을 신장하고, 에미터접합으로서 전기한 에미터영역과 전기한 베이스 저저항영역에 의한 접합이 잔존하도록 전기한 베이스 저저항영역의 일부를 제거함으로써 전기한 에미터영역 주변에 홈을 형성하여 홈 표면에 2산화규소의 피막을 형성시킨 것을 수소분위기 중에서 열처리하는 것을 특징으로 베이스 확산형 실리콘 트랜지스터의 제조방법.

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