KR20250044052A

KR20250044052A - 멤스 마이크로폰

Info

Publication number: KR20250044052A
Application number: KR1020230127523A
Authority: KR
Inventors: 김용권; 김학해; 강병길
Original assignee: 엘지이노텍 주식회사
Filing date: 2023-09-22
Publication date: 2025-03-31

Abstract

본 발명의 일 실시예에 따른 멤스 마이크로폰은 제1 기판, 상기 제1 기판의 적어도 일 영역 상에 적층되는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 적층되는 전도성 접착층;상기 제2 기판 상에 적층되는 상부 접착층, 및 상기 상부 접착층 상에 배치되는 멤스 구조체와 신호처리소자를 포함하고, 상기 멤스 구조체는 상기 상부 접착층과 직접 접합되고, 상기 상부 접착층은 커버레이(Coverlay) 또는 포토 솔더 레지스트(Photo Solder Resister)를 포함한다.

Description

멤스 마이크로폰{MEMS Microphone}

본 발명은 멤스 마이크로폰에 관한 것으로, 보다 구체적으로 COF를 이용하는 멤스 마이크로폰에 관한 발명이다.

일반적으로 음향기기는 전극을 이용하여 진동판을 진동시켜 소리를 발생시키는 것으로서, 최근의 기술개발과 더불어 음향기기 분야에서도 큰 발전이 이루어지고 있다. 이러한 음향 기기들은, 휴대용 단말기, 보청기 등과 같이 사용되는 분야도 다양해지고 있으며, 음향기기가 적용되는 장치들이 슬림화됨에 따라 음향기기 자체의 크기도 수형화가 이루어지고 있다.

또한, 최근에는 반도체 기술인 멤스(MEMS: Micro Electro Mechanical Systems)를 이용한 마이크로 폰(Micro Phone)이 개발되어 사용되고 있다. 멤스는 실리콘 웨이퍼의 표면에서 작은 기계적 컴포넌트의 제조를 가능하게 하는 기술이다. 이러한 멤스 마이크로 폰은 정전 방식과 압전 방식으로 구분될 수 있으며, 여기에 일반적인 콘덴서 타입을 포함한다.

최근, 휴대폰, 스마트폰 등의 이동 통신용 단말기나, 태블릿PC, MP3 플레이어 등과 같은 전자 장치는 보다 소형화되고 있다. 이에 따라, 전자 장치의 부품 또한 더욱 소형화되고 있다. 따라서, 부품의 물리적 한계를 해결할 수 있는 멤스(Micro Electro Mechanical System: MEMS) 기술이 필요하다.

공개특허공보 제 10-2009-0039375 호

본 발명이 해결하고자 하는 기술적 과제는, COF를 이용하는 멤스 마이크로폰을 제공하는 것이다.

상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 멤스 마이크로폰은 제1 기판; 상기 제1 기판의 적어도 일 영역 상에 적층되는 제2 기판; 상기 제1 기판과 상기 제2 기판 사이에 적층되는 전도성 접착층;상기 제2 기판 상에 적층되는 상부 접착층; 및 상기 상부 접착층 상에 배치되는 멤스 구조체와 신호처리소자를 포함하고, 상기 멤스 구조체는 상기 상부 접착층과 직접 접합되고, 상기 상부 접착층은 커버레이(Coverlay) 또는 포토 솔더 레지스트(Photo Solder Resister)를 포함한다.

상기 기술적 과제를 해결하기 위하여, 본 발명의 실시예에 따른 멤스 마이크로폰은 제1 기판; 상기 제1 기판의 적어도 일 영역 상부에 적층되는 제1 포토 솔더 레지스트층; 상기 제1 기판의 적어도 일 영역 하부에 적층되는 제2 포토 솔더 레지스트층; 및 상기 제1 포토 솔더 레지스트층 상에 배치되는 멤스 구조체와 신호처리소자를 포함하고, 상기 제1 기판은 상기 제1 포토 솔더 레지스트층 및 상기 제2 포토 솔더 레지스트층과 직접 접합된다.

상기 기술적 과제를 해결하기 위하여, 본 발명의 실시예에 따른 멤스 마이크로폰은 제1 기판; 상기 제1 기판의 적어도 일 영역 상에 적층되는 제2 기판; 상기 제1 기판과 상기 제2 기판 사이에 적층되는 전도성 접착층; 상기 제2 기판 상에 배치되는 멤스 구조체와 신호처리소자; 및 상기 제2 기판을 덮는 커버를 포함하고, 상기 제2 기판은, 상기 제1 기판과 대향하는 베이스; 및 상기 베이스의 외곽으로부터 상부로 연장되는 측판을 포함하고, 상기 커버는 상기 제2 기판의 측판의 말단과 접합된다.

또한, 상기 제1 기판과 상기 커버는 동일재료로 구성될 수 있다.

또한, 상기 제2 기판과 상기 커버는 솔더 접합될 수 있다.

또한, 상기 제1 기판은 2Metal COF 기판을 포함할 수 있다.

또한, 상기 제1 기판은 플렉서블(Flexible) 기판이고, 상기 제2기판은 리지드(rigid) 기판일 수 있다.

또한, 상기 제2 기판은 양백, 서스(SUS), 세라믹, FR4 중 어느 하나를 포함할 수 있다.

또한, 상기 신호처리소자와 이격되어 상기 제2 기판에 배치되는 커패시터를 포함할 수 있다.

또한, 상기 신호처리소자는 ASIC 모듈을 포함할 수 있다.

본 발명의 실시예들에 따르면, 공정을 간소화하여 시간을 단축할 수 있다. 또한, 메탈 플레이트 홀 에칭영역을 축소할 수 있어, 공정 관리 포이트가 축소되고, 홀 형상 및 사이즈 축소에 대한 설계자유도가 높아질 수 있고, 커패시터의 용량을 늘릴 수 있고, 전도성 접착층의 부착면적을 높일 수 있어 박리를 방지할 수 있어 신뢰성을 높일 수 있다.

본 발명의 실시예들에 따르면, 복수의 커패시터 실장이 가능하여 전원 노이즈 제거용 및 RF 노이즈 제거용 커패시터 실장이 가능하다. 나아가, DVdd 용 전원 노이즈 제거와 AVdd용 전원 노이즈 제거를 위한 커패시터를 각각 실장할 수 있다.

본 발명의 실시예들에 따르면, 커패시터 실장에 따른 가청 노이즈를 제거할 수 있다. 가청 노이즈를 제거할 수 있는 별도의 소자로 커패시터를 제작하여 공정을 단순화할 수 있다.

본 발명의 실시예에 따르면, 커버레이 또는 PSR을 이용하여 멤스 스트레스를 개선할 수 있고, 솔더 이탈을 방지할 수 있다. 또한, 기판 또는 커버의 두께를 줄일 수 있어 SNR 성능 확보가 가능하고, 제작 비용을 낮출 수 있다.

본 발명의 실시예에 따르면, 메탈 플레이트와 동일한 재료인 쉴드 캔 또는 리드타입, 비-리드타입, castle 타입으로 쉴드 캔을 접합함으로써 접합 신뢰성을 높일 수 있다.

본 발명의 실시예에 따르면, 메탈 플레이트에 하프 에칭 또는 풀 에칭을 다양하게 적용하여 캐비티 확보 및 플립칩 본딩이 가능하고, 메탈 플레이트와 COF 사이에 캐비티를 형성하여 2Metal COF의 배선 자유도 확보가 가능하고, Line Loss 최소화, 기생 Impedance 최소화 등 설계 반영 자유도 확장이 가능하고, 이로부터 Noise Level 최소화로 SNR 성능 개선이 가능하다.

도 1은 본 발명의 일 실시예에 따른 멤스 마이크로폰을 도시한 것이다.
도 2 내지 도 13은 본 발명의 제1 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.
도 14은 본 발명의 제2 실시예에 따른 멤스 마이크로폰을 도시한 것이다.
도 15 내지 도 24는 본 발명의 제2 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.
도 25는 본 발명의 제3 실시예에 따른 멤스 마이크로폰을 도시한 것이다.
도 26은 본 발명의 제3 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.
도 27은 본 발명의 제4 실시예에 따른 멤스 마이크로폰을 도시한 것이다.
도 28 내지 도 37은 본 발명의 제4 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.
도 38은 본 발명의 제5 실시예에 따른 멤스 마이크로폰을 도시한 것이다.
도 39 내지 도 46은 본 발명의 제5 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.
도 47은 본 발명의 제6 실시예에 따른 멤스 마이크로폰을 도시한 것이다.
도 48 내지 도 52는 본 발명의 제6 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합 또는 치환하여 사용할 수 있다.

또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.

또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.

또한, 본 발명의 실시 예의 구성 요소를 설명하는데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.

그리고, 어떤 구성 요소가 다른 구성 요소에 '연결', '결합', 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 '연결', '결합', 또는 '접속'되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합', 또는 '접속'되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 "상(위)" 또는 "하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, "상(위)" 또는 "하(아래)"는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라, 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위)" 또는 "하(아래)"로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함될 수 있다.

본 실시예에 따른 변형례는 각 실시예 중 일부 구성과 다른 실시예 중 일부 구성을 함께 포함할 수 있다. 즉, 변형례는 다양한 실시예 중 하나 실시예를 포함하되 일부 구성이 생략되고 대응하는 다른 실시예의 일부 구성을 포함할 수 있다. 또는, 반대일 수 있다. 실시예들에 설명할 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다

도 1은 본 발명의 일 실시예에 따른 멤스 마이크로폰을 도시한 것이고, 도 2 내지 도 13은 본 발명의 제1 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.

본 본 발명의 실시예에 따른 멤스 마이크로폰(100)은 제1 기판(110), 제2 기판(120), 멤스 구조체(130)로 구성되고, 신호처리소자(140), 하우징(170)을 포함할 수 있다.

제1 기판(110)은 멤스 마이크로폰의 하부에 배치되고, 판(plate) 형상을 가진다. 제1 기판(110)은 플렉서블(Flexible) 기판으로, COF(Chip on Film) 기판 또는 플렉서블 인쇄회로기판(FPCB)일 수 있다. COF(Chip on Film) 기판은 베이스 필름 상에 회로를 형성하거나 칩 등 소자를 실장하여 형성되는 기판으로, 필름 형상을 가지고 있어, 두께가 다른 기판에 비해 상당히 얇은 기판이다. 멤스 마이크로폰의 기판으로 COF 기판을 이용함으로써 두께를 상당히 줄일 수 있다. 제1 기판(110) COF 기판으로, 2metal COF 기판일 수 있다. 2metal COF는 베이스 필름의 양면에 회로 형성하거나 소자를 실장하여 형성되는 기판이다. 베이스 필름에 비아 홀을 포함하여, 양면에 형성되는 회로 또는 소자를 연결할 수 있다. 여기서, 비아 홀은 마이크로 비아 홀일 수 있고, 25 um 이하의 사이즈로 구성될 수 있다. 단면 COF에 비해 집적도를 높일 수 있고, 패키징시 자유도가 향상되고, 양면에 회로 또는 소자를 배치함으로써 fine pitch 가 가능하다. 리지드 기판만을 이용하는 경우, fine pitch 적용이 쉽지 않으나, COF 기판을 이용시, Fine Pitch 적용이 가능한바, 멤스 마이크로폰 패키지의 사이즈를 50% 이상 축소가 가능하다. 플렉서블 인쇄회로기판(FPCB)는 연성회로기판으로, 이 역시 유연하며, 일반 PCB 에 비해 두께가 얇아 멤스 마이크로폰의 기판으로 플렉서블 인쇄회로기판을 이용함으로써 두께를 상당히 줄일 수 있다. 이외에 다른 종류의 유연한 기판을 포함할 수 있다. 제1 기판(110)은 커패시터(150)와 와이어(190)를 통해 전기적으로 연결된다.

제2 기판(120)은 제1 기판(110) 상에 적층되고, 판(plate) 형상을 가진다. 제2 기판(120)은 리지드(rigid) 기판으로, 메탈 플레이트(Metal plate), 서스(sus) 또는 보강판일 수 있다. 서스(sus)는 내식성을 강화하기 위해 철에 크롬을 섞은 강종으로, 고강도 기판이다. 이외에 금속 재질의 다양한 보강판을 이용할 수 있다. 이외에 하우징과 결합되어 쉴드를 유지할 수 있는 다른 종류의 강성 기판을 포함할 수 있다. 제2 기판(120)은 제1 기판(110)의 강성을 보완하기 위한 기판으로, 유연한 제1 기판(110)의 형태를 유지하도록 할 수 있다.

제2 기판(120)에는 하나 이상의 홀(121)을 포함한다. 제2 기판(120)은 제1 기판(110) 상부에 위치하고, 제2 기판(120)에는 홀(121)이 형성되어 홀(121)을 통해 제1 기판(110)이 제2 기판(120) 상부로 노출될 수 있도록 할 수 있다. 제1 기판(110)은 제2 기판(120)에 형성되는 홀(121)을 통해 제2 기판(120) 상부에 배치되는 커패시터(150)와 전기적으로 연결될 수 있다.

제2 기판(120) 상부에는 내부공간을 형성하는 하우징(170)이 배치될 수 있다. 도 2와 같이, 하우징(170)은 멤스 마이크로폰의 상부에 배치되고, 제2 기판(120)을 덮는 덮개 형상을 가질 수 있다. 하우징(170)은 제2 기판(120)을 덮어 내부 공간을 형성한다. 하우징(170)은 금속재질을 가지는 캔(can) 타입일 수 있고, 플라스틱 등 다양한 소재로 형성될 수 있다. 하우징(170)은 제2 기판(120)과 결합될 수 있다. 이때, 하우징(170)과 제2 기판(120)은 용접으로 접합될 수 있다. 하우징(170)과 제2 기판(120)이 접합하는 영역은 마이크로 용접으로 접합될 수 있다. 마이크로 용접으로 하우징(170)과 제2 기판(120)을 접합시킴으로써 캔 솔더(Can solder) 또는 에폭시를 도포하여 경화시키는 과정이 불필요하고, 캔 솔더 라인 또는 에폭시 도포 영역 또한 불필요한바, 해당 면적만큼 사이즈를 줄일 수 있다.

제2 기판(120) 상에는 멤스 구조체(130) 및 커패시터(150)가 배치되고, 도 2와 같이, 신호처리소자(140)가 배치될 수 있다. 멤스 구조체(130)는 제2 기판(120)과 하우징(170)이 형성하는 내부 공간 내에 배치될 수 있다. 멤스 구조체(130)는 바디, 백플레이트, 및 진동판을 포함한다. 제1 기판(110) 및 제2 기판(120)에는 멤스 구조체(130)의 하부에 대향하는 위치에 홀(122)이 형성될 수 있다. 홀(122)의 단면적은 원형일 수 있으나, 이에 한정되는 것은 아니다. 여기서, 홀(122)은 음향 홀일 수 있다. 홀은 상기 멤스 구조체(130) 상부에 대향하는 하우징(170) 영역에 형성될 수도 있다. 홀이 하우징(170) 영역에 형성되는 것 이외 도 2의 홀(122)에 대응한다.

제1 기판(110) 및 제2 기판(120) 또는 하우징(170)에 홀(122)이 형성되고, 홀(122)을 통해 외부로부터 유입되는 음향에 따른 음압에 의해 진동판이 진동하면, 백 플레이트에서의 커패시턴스를 측정하여 음향신호를 센싱할 수 있다. 도 1 및 도 2에서, 백 플레이트가 진동판 상부에 위치하는 것으로 도시되어 있으나, 진동판이 백 플레이트 상부에 위치할 수도 있음은 당연하다.

멤스 구조체(130)에서 센싱된 신호는 신호처리소자(140)로 전달된다. 멤스 구조체(130)와 신호처리소자(140)는 전기적으로 연결될 수 있다. 이때, 멤스 구조체(130)와 신호처리소자(140)는 와이어 본딩을 통해 와이어(193)로 연결되고, 와이어(193)를 통해 멤스 구조체(130)에서 센싱된 신호는 신호처리소자(140)로 전달될 수 있다.

신호처리소자(140)는 멤스 구조체(130)에서 센싱되어 전달된 전기 신호를 처리할 수 있다. 신호처리소자(140)는 멤스 구조체(130)에서 센싱되는 신호를 증폭할 수 있다. 여기서, 신호처리소자(140)는 주문형 반도체 집적 회로(Application-Specific Integrated Circuit, ASIC)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 신호처리소자(140)는 하나의 모듈로 형성될 수 있고, 칩 형태로 형성될 수 있다. 신호처리소자(140)는 ASIC 및 ASIC을 도포하는 En-cap을 포함할 수 있다.

신호처리소자(140)는 제2 기판(120) 상에 배치될 수 있다. 이때, 신호처리소자(140)는 멤스 구조체(130)와 이격되어 제2 기판(120) 상에 배치될 수 있다. 제2 기판(120)과 하우징(170)이 형성하는 내부 공간에 멤스 구조체(130)와 함께 배치되어, 멤스 구조체(130)로부터 신호를 전달받을 수 있다. 하우징(170)으로 덮혀 있는 내부 공간에서 멤스 구조체(130)와 신호처리소자(140) 간 신호 전달이 이루어지는바, 노이즈를 줄일 수 있다. 신호처리소자(140)는 제1 기판(110)과 전기적으로 연결될 수 있다. 신호처리소자(140)에서 처리된 신호는 제1 기판(110)으로 전달되고, 제1 기판(110)을 통해 해당 신호를 필요로 하는 외부로 전달될 수 있다.

제2 기판(120) 상부에 멤스 구조체(130) 및 신호처리소자(140)와 함께 커패시터(150)가 배치될 수 있다. 커패시터(150)를 실장하는 경우, 신호대잡음비가 개선되고, PSRR 및 PSR 노이즈도 개선된다. 즉, 커패시터(150)를 통해, SNR, PSRR, PSR 등 Noise 관련 성능을 개선할 수 있다. 커패시터(160)는 신호처리소자(140)와 전기적으로 연결되어, 신호처리소자(140)에서 신호를 처리함에 있어서, 발생할 수 있는 노이즈를 제거할 수 있다.

제1 기판(110)인 COF 이외의 PCB는 Via, Land, Pattern, Clearance, Wire-Bonding Pad Size 및 Clearance 수치가 크기 때문에 커패시턴스(Capacitance) 소자를 실장 할 수 있는 SMT Solder Pad를 생성 할 공간이 없는 반면, COF 기판을 이용하는 경우, 멤스 구조체(130) 및 신호처리소자(140)와 함께 커패시터(150) 실장이 가능하다.

커패시터(150)는 도 3 및 도 4와 같이, 제2 기판(120) 상부에 배치되어, 신호처리소자(140)와 와이어(192)의 와이어 본딩을 통해 전기적으로 연결될 수 있다. 또한, 제2 기판(120)에 형성되는 홀(121)을 통과하는 와이어(191)의 와이어 본딩으로 통해 제2 기판(120)과 전기적으로 연결될 수 있다. 이때, 제1 기판(110)에는 제2 기판(120)과 접하는 면 측에 와이어 패드(112)가 형성되고, 와이어 패드(112)를 통해 커패시터(150)와 연결되는 와이어(192)와 연결될 수 있다.

커패시터(150)와 제1 기판(110)은 와이어(191)를 통해 연결되고, 커패시터(150)는 와이어(191)를 통해 접지될 수 있다. 또는 제1 기판(110)에 연결되는 다른 부품, 모듈이나 외부 장치와 신호를 주고받을 수 있다.

신호처리소자(140)는 도 3 및 도 4와 같이, 와이어(193)를 통해 멤스 구조체(130)로부터 신호를 전달받고, 제2 기판(120)에 형성되는 홀(121)을 통과하는 와이어(194)를 통해 제1 기판(110)과 연결될 수 있다. 제1 기판(110)에는 제2 기판(120)과 접합하는 면 측에 와이어 패드(111)가 형성되고, 와이어 패드(111)를 통해 신호처리소자(140)의 와이어(194)와 연결될 수 있다.

신호처리소자(140)와 제1 기판(110)은 와이어 본딩을 통해 와이어(194)로 연결되고, 와이어(194)를 통해 신호처리소자(140)에서 처리된 신호가 제1 기판(110)으로 전달될 수 있다. 신호처리소자(140)의 와이어(381,182)의 와이어 본딩을 보호하기 위하여, 신호처리소자(140) 상부에 En-Cap을 도포 및 건조하여 보호부를 형성할 수 있다. 이를 통해 신호처리소자(140)가 외부로 노출되지 않을 수 있다.

제1 기판(110)으로 전달된 신호는 외부와 연결되는 단자를 통해 외부로 전달될 수 있다. 이때, 외부와 연결되는 단자는 내부공간이 아닌 외부로 노출되어야 하는바, 제1 기판(110)의 하부면에 형성될 수 있다. 신호처리소자(140)는 제1 기판(110)과 연결되고, 외부와 연결되는 단자는 제1 기판(110) 하부에 형성될 수 있는바, 제1 기판(110)의 상부와 하부를 연결하는 비아 홀을 통해 신호를 전달할 수 있다. 제1 기판(110)이 복수의 층을 포함하는 경우, 각 층을 관통하도록 비아 홀이 형성될 수 있다.

또는, 신호처리소자(140)는 제1 기판(110) 또는 제2 기판(120) 내부에 임베디드(embedded)될 수 있다. 또한, 신호처리소자(140)는 제1 기판(110) 상에 배치될 수 있고, 이때, 신호처리소자(140)가 배치되는 위치에는 제2 기판(120)이 적층되지 않거나, 신호처리소자(140)의 형상에 대응하는 홀이 형성될 수 있다. 신호처리소자(140)는 플립칩(flip chip) 방식으로 플립칩 BGA을 형성하여 제1 기판(110)과 접합되거나, BGA 방식으로 제1 기판(110)의 와이어 패드와 전기적으로 연결시킬 수 있다.

커패시터(150)를 제2 기판(120) 상에 배치하고, 제2 기판(120)을 통과하는 홀(121)을 통해 제1 기판(110)과 와이어 본딩으로 연결하는 경우, 제조과정은 도 5와 같이 수행될 수 있다. 커패시터를 기판상에 배치하기 위해 패키지 공정 이전에 처리과정없이, 커패시터(150) 입고시 바로 패키지 공정에 투입할 수 있다. 플라즈마 및 베이키(baking)을 수행한 이후, 다이접착(Die-attach) 및 경화(curing) 작업 및 와이어 본딩(wire-bonding) 과정에서 커패시터에 대한 와이어본딩 공정을 함께 수행할 수 있다. 이때, 도 6과 같이, 에폭시를 필요영역에 동시에 도포하고, 커패시터 및 신호처리소자(140)인 ASIC 모듈을 접착시킨 후, 에폭시를 경화하고, 실리콘 도포, 멤스 구조체(130) 접착 및 경화로 이루어지는 멤스 공정을 수행하고, 와이어 본딩 공정을 수행할 수 있다. 와이어 본딩 공정 이후, En-Capsulation 도포하고 경화한 히우, 솔더토출, 부품 픽업 및 배치, 리플로우(reflow), 레이저작업, 싱귤레이션(Singulation), 측정 및 릴패킹으로 공정이 수행될 수 있다.

도 7의 본 발명의 비교예와 같이, 커패시터를 와이어 본딩이 아닌 SMT 공정(A)으로 기판상에 실장하거나, 별도의 모듈로 구성하여 실장하는 경우(B, C) 패키징 공정에 이외에 추가적인 공정이 필요할 수 있다. 커패시터를 실장하는 (A)경우, SMT 완료된 커패시터에 En-Capsulation 도포가 필요하기 때문에 쉴드캔(Shield Can) SMT공정에서 커패시터 SMT 공정을 진행 할 수 없고, 패키지 공정 투입 전 커패시터에 대한 별도의 SMT 공정(Capacitor SMT)이 필요하다.

또한, 커패시터에 인터포저를 적용하여 별도의 모듈로 구성하는 (B,C) 경우, 커패시터에 대한 인터포저를 적용하는 별도의 공정(interposer capacitor)이 필요하게 된다.

도 7(A)의 SMT로 커패시터를 실장하여 커패시터와 제1 기판에 대응되는 COF 기판을 전기적으로 연결하는 경우, 도 8과 같이, 제2 기판에 대응되는 메탈 플레이트에 에칭하는 홀(21)의 영역이 커패시터 실장 구간까지 형성되어야 한다. 메탈 플레이트에는 멤스 구조체에 대한 음향 홀(22)도 형성되어야 한다. 커패시터에 대응하여 에칭하는 홀(21)의 영역이 크기 때문에, 설계가 한정적이게 된다.

이에 반해, 본 발명의 실시예의 경우, 커패시터(150)는 와이어 본딩을 통해 제1 기판(110)과 전기적으로 연결되는바, 제2 기판(120)에는 와이어가 통과할 수 있는 영역만 에칭하게 된다. 즉, 도 8과 같이, 제1 기판(110)의 홀(121)의 영역을 작게 형성할 수 있다. 에칭되는 영역이 축소됨으로 인해, 에칭 완료후 공정 관리 포인트 또한, 축소될 수 있고, 적용 구조에 따라 홀의 형상 및 사이즈를 축소할 수 있는 설계의 자유도가 높아진다.

도 9(A)와 같이, 와이어가 제2 기판의 일측에만 배열하여 홀(123)을 일측으로 일자로 형성할 수 있고, 도 9(B)와 같이, 커패시터(151)에서 신호처리소자방향으로 와이어를 연결함으로써 홀(124)이 일측의 일단에서 타단까지 이어지지 않고, 필요한 영역에만 형성할 수도 있다. 제2 기판(120)상에 커패시터를 배치할 수 있는 영역이 넓어지는바, 적용하는 커패시터를 사이즈나 용량이 더 큰 용량의 커패시터(152)를 적용할 수 있어, 커패시터 선정에도 자유도가 높아질 수 있다.

예를 들어, 도 8의 SMT 실장의 경우, 와이어 본딩 패드가 커패시터 SMT 2개 및 신호처리소자인 ASIC 와이어 본딩용 6개로 총 8개가 필요하다. 이에 반해, 도 8의 본 발명의 실시예 및 도 9(A)의 경우, 총 7 개의 패드가 필요하고, 도 9(B) 및 9(C)의 경우, 6 개의 패드가 필요하다. 또한, 9(C)의 경우, 커패시터 사이즈(mm)로 1.0 x 0.5 x 0.5가 가능할 수 있어, 다른 경우에 적용가능한 커패시터 사이즈 0.6 x 0.3 x 0.3 보다 큰 사이즈의 커패시터를 적용할 수 있다.

제1 기판(110) 상에 제2 기판(120)이 적층되되, 열압착으로 접합될 수 있다. 또는, 전도성 양면 테이프 등으로 접합될 수도 있다. 이외에 도 10과 같이, 제1 기판(110)과 제2 기판(120) 접합면 사이에 전도성 접착층(180)을 형성할 수 있다. 전도성 접착층(180)에는 접착제가 도포되거나, 전도성 양면 테이프가 위치할 수 있다. 기판간 접합을 수행하는 다양한 방식으로 제1 기판(110)과 제2 기판(120)이 접합될 수 있다. 전도성 접착층(180)은 제2 기판(120)의 홀(121)과 오버랩되는 홀(181)을 포함할 수 있다.

여기서, 제2 기판(120)의 홀(121)은 제2 기판의 외곽으로부터 소정의 간격 이상 이격되어 형성될 수 있다. 제2 기판(120)에 홀이 형성되는 경우, 도 11과 같이, 해당 영역만큼 전도성 접착층(180)에도 홀(181)이 형성되어야 하고, 그로 인해, 접착면적이 줄어들게 된다. 또한, 홀의 형상에 따라 접착부위가 좁은 경우, 접착력이 약해 기판이 박리되는 등의 문제가 발생할 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예의 경우, 홀(121)의 면적을 줄이거나 설계의 자유도가 높아지는바, 접착면적으로 고려하여 홀을 형성함으로써 접착력을 높일 수 있고, 이를 통해, 부착 신뢰성을 높일 수 있다. 홀(121)이 제2 기판(120) 즉 전도성 접착층(180)의 외곽에 가깝게 형성되는 경우, 해당 외곽지역에 접착면적이 적어 문제가 발생할 수 있기 때문에, 홀(121)을 형성시, 2 기판의 외곽으로부터 소정의 간격 이상 이격되어 형성할 수 있다.

여기서, 전도성 접착층(180)의 홀(181)의 면적은 제2 기판(120)의 홀(121)의 면적보다 클 수 있다. 적층시, 전도성 접착층(180)의 접착제의 레진이 흘러나올 수 있기 때문에, 전도성 접착층(180)의 홀(181)의 면적을 제2 기판(120)의 홀(121)의 면적보다 크게 형성할 수 있다. 예를 들어, 전도성 접착층(180)의 홀(181)의 면적을 제2 기판(120)의 홀(121)의 면적보다 편측으로 10 um 넓게 형성할 수 있다. 홀의 설계의 자유도 높은바, 전도성 접착층(180)의 홀(181)의 면적이 커져, 접착면적이 줄어듦에도 전도성 접착층(180)의 홀(181)의 면적을 제2 기판(120)의 홀(121)의 면적보다 크게 형성할 수 있다.

도 12와 같이, 커패시터와 오버랩되는 구간까지 홀(21)을 형성하는 경우, 홀(21)의 양단은 전도성 접착층(180)의 외곽과 가깝게 된다. 예를 들어, 도 12와 같이, 패키지 폭(D0) 2 mm 에서 홀(21)의 에칭역역의 폭(D1)이 1.53 mm이 형성되어, 양단에 형성되는 전도성 접착층(180)에 의한 제1 기판(110)과 제2 기판(120)의 부착폭은 일단(D3) 0.23 mm 이고, 타단(D4)은 0.24 mm 밖에 되지 않아, 극히 협소한 구간이 발생할 수 있고, 싱귤레이션(Singulation) 이후 박리가 발생할 수 있는 문제가 있다.

이에 반해, 도 13과 같이, 커패시터를 와이어 본딩으로 연결하는 경우, 홀(124)의 면적을 도 12의 홀(21)에 비해 줄일 수 있고, 설계의 자유도도 높아지는바, 홀(124)의 양단이 전도성 접착층(180)의 외곽에서 일정 간격이상 이격되도록 형성할 수 있다. 예를 들어, 도 13과 같이, 패키지 폭(D0) 2 mm 에서 홀(124)의 에칭역역의 폭(D1')을 1.13 mm으로 좁게 형성할 수 있고, 이를 통해, 양단에 형성되는 전도성 접착층(180)에 의한 제1 기판(110)과 제2 기판(120)의 부착폭을 일단(D3') 0.55 mm 및 타단(D4') 0.32 mm 로 넓힐 수 있어, 접착면적이 늘어나게 되고, 이를 통해, 부착 신뢰성을 높일 수 있다.

또한, 커패시터(150)를 메탈 플레이트인 제2 기판(120) 상부에 배치함으로써 제2 기판(120)이 마이크 동작에 따른 음향에 따른 노이즈가 커패시터(150)로 전달되는 것을 막는 역할을 할 수 있다. 이를 통해, PSR(Power Supply Rejection) 성능이 저하되는 것을 방지할 수 있어, PSR 개선이 가능하다.

도 14은 본 발명의 제2 실시예에 따른 멤스 마이크로폰을 도시한 것이고, 도 15 내지 도 24는 본 발명의 제2 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.

본 발명의 제2 실시예에 따른 멤스 마이크로폰(200)은 제1 기판(110), 제2 기판(120), 제2 기판(120) 상에 배치되는 멤스 구조체(130) 및 신호처리소자(140), 및 하나 이상의 커패시터(150, 160)로 구성된다. 제1 기판(110), 제2 기판(120), 제2 기판(120) 상에 배치되는 멤스 구조체(130) 및 신호처리소자(140)에 대한 상세한 설명 중 도 1 내지 도 13의 각 구성에 대한 상세한 설명에 대응되어 중복되는 설명은 이하 생략하도록 한다.

본 발명의 실시예에 따른 멤스 마이크로폰은 복수의 커패시터를 포함할 수 있다. 멤스 마이크로폰은 노이즈를 제거하기 위하여, 커패시터를 포함할 수 있고, 이때, 전원 노이즈 필터링을 위한 커패시터 및 RF 노이즈 필터링을 위한 커패시터를 포함할 수 있다. 예를 들어, 전원 노이즈를 제거하기 위한 커패시터는 0.1uF ~ 10uF 용량의 커패시터를 포함할 수 있고, 이를 통해 SNR 성능이 개선될 수 있다. RF 노이즈 필터링을 위한 커패시터는 인터퍼런스(interference) 주파수에 따라 하나 또는 두 개 이상의 커패시터를 포함할 수 있고, 이때, 각 커패시터는 10pF ~ 500pF 용량의 커패시터를 포함할 수 있다. 이를 통해, SNR 또는 PSRR 성능이 개선될 수 있다. 멤스 마이크로폰의 소형화에 따라, 커패시터를 배치할 만한 공간이 부족하여 Reference 회로를 준수하지 못하고 Capacitor를 실장 하지 못할 수 있고, 그로 인해, 전원 노이즈에 의한 SNR 저하 및 RF 노이즈에 의한 SNR, PSRR 성능 저하 등이 발생될 수 있다. 멤스 마이크로폰과 이격된 위치에 커패시터를 배치하는 경우, 전원 노이즈 및 RF 노이즈에 의하여 성능 개선이 미비한 경우가 많으며, Line Loss에 전압 강하 또는 신호 품질이 저하 될 수 있다.

본 발명의 실시예에 따른 멤스 마이크로폰은 용량이 상대적으로 큰 커패시터는 기판 상에 배치하되, 용량이 상대적으로 작은 커패시터를 다른 구성들과 적층하는 스택구조를 적용하여 커패시터를 실장할 수 있다.

커패시터는 제1 커패시터(150) 및 제2 커패시터(161)를 포함할 수 있고, 제1 커패시터(150)는 제2 기판(120)이 적층되지 않은 제1 기판(110) 상에 배치될 수 있다. 이때, 제1 커패시터(150)는 멤스구조체(130) 및 신호처리소자(140)와 이격되어 배치되고, 신호처리소자(140)와 전기적으로 연결되어 신호를 송수신할 수 있다. 제2 커패시터(161)는 신호처리소자(140) 하부에 적층될 수 있다. 제1 커패시터(150)의 용량 또는 크기는 제2 커패시터(161)의 용량 또는 크기보다 클 수 있다. 제1 커패시터(150)는 전원 노이즈 필터링을 수행하는 커패시터이고, 제2 커패시터(161)는 RF 노이즈 필터링을 수행하는 커패시터일 수 있다.

제1 기판(110) 하부에 적층되는 제2 커패시터(161)의 제1 전극은 제1 기판과 전기적으로 연결되고, 제2 커패시터(161)의 제2 전극은 제2 기판(120)과 전기적으로 연결될 수 있다. 여기서, 제2 커패시터(161)의 제1 전극은 신호 또는 전원측과 연결되는 전극이고, 제2 커패시터(161)의 제2 전극은 접지와 연결되는 전극일 수 있다. 제2 커패시터(161)의 제1 전극(162)은 상기 제2 커패시터의 하부로 배치되어 상기 제1 기판(110)과 솔더링 접합될 수 있다. 이때, 솔더 레지스트 층(184)을 포함할 수 있다.

신호처리소자(140)는 상기 멤스구조체(130) 및 상기 제1 기판(110)과 각각 와이어로 연결될 수 있다. 신호처리소자(140) 하부에 제2 커패시터(161)가 적층되는 경우, 신호처리소자(140)의 하부에서 제1 기판(110)과 전기적으로 연결되기 어려울 수 있고, 신호처리소자(140)는 와이어 본딩을 통해 제1 기판(110)과 전기적으로 연결될 수 있다.

제2 커패시터(161) 상부에는 상기 제2 커패시터(161)와 상기 제2 기판(120)을 전기적으로 연결하는 전도성 접착층(183) 및 상기 전도성 접착층(183)과 상기 신호처리소자(140) 사이에 적층되는 비전도성 접착층(182)을 포함할 수 있다.

제2 기판(120)은 상기 제2 커패시터(161)가 배치되는 영역에 에칭영역을 포함할 수 있다. 제2 기판(120)에 홀 에칭을 수행하여, 제2 커패시터(161)가 실장될 수 있는 홀을 형성할 수 있다.

제1 기판(110)은 COF로 2Metal COF를 포함할 수 있고, 제2 기판(120)은 메탈 플레이트일 수 있다. 2Metal COF 및 메탈플레이트로 구성되는 멤스 마이크로폰 기판은 파인 피치 디자인이 가능하여, 복수의 커패시터를 실장할 공간 확보가 가능하다. 이때, 제1 커패시터(150)인 MLCC 커패시터와 제2 커패시터(161)인 초소형 커패시터인 실리콘 커패시터를 함께 실장할 수 있다. 여기서, MLCC(Multilayer Ceramic Capacitors) 커패시터는 전원 노이즈 필터링을 수행하고, 실리콘 커패시터는 RF 노이즈 필터링을 수행할 수 있다. 초소형 커패시터는 실리콘 커패시터로, 제1 전극인 상단(Top) 전극과 제2 전극인 하단(Bottom) 전극을 포함할 수 있고, 각각 서로 다른 노드와 연결될 수 있다.

두께 100um 또는 100um 이상인 메탈 플레이트의 홀 에칭(Hole Etching)을 적용하여 제2 커패시터(161)를 실장할 공간을 확보할 수 있다. 신호처리소자(140)인 ASIC 모듈 하부에 메탈 플레이트 홀 에칭을 수행하고, 홀 에칭 영역에 제2 커패시터(161)인 초소형 커패시터를 실장할 수 있다.

초소형 커패시터의 사이즈는 0.5 x 0.5(mm)이고, 두께는 0.1mm일 수 있고, 0.5 x 0.25가 될 수도 있으며, 이외의 커패시터 사이즈가 달라지는 경우, 메탈 플레이트 홀 에칭 면적 또한 변경할 수 있다. 홀 에칭영역은 0.65 x 0.65 mm 면적으로 형성되어 홀 에칭영역의 가장자리와 제2 커패시터(161)는 75 um 만큼 이격될 수 있다. 제2 기판(120)은 GND인바, 절연을 위하여, 제2 기판(120)과 이격거리를 유지하도록 할 수 있다.

제2 커패시터(161)인 초소형 커패시터는, 초소형 커패시터 SMT 실장 Under-Fill 도포 전도성 접착제 부착 비전도성 에폭시 도포 ASIC Die 장착의 패키징 공정을 통해 실장될 수 있다. 전도성 접착제를 부착하여, 제2 커패시터(161)인 초소형 커패시터의 접지층(GND Layer)과 제2 기판(120)인 메탈 플레이트의 접지(GND)를 통전 시킬 수 있다. 또한, 전도성 접착제 부착이 아닌 전도성 에폭시 도포 및 큐링(curing)을 적용할 수 있다.

다만, ASIC Die의 바디(Body)가 GND일 경우에는 전도성 접착제 부착없이 Under-Fill 도포 이후, 비전도성 에폭시를 전도성 에폭시로 변경하여 진행할 수 있다.

제2 커패시터(161)는 신호처리소자(140)의 하부가 아닌 제1 커패시터(150)의 하부에 적층되어 배치될 수 있다. 제1 커패시터(150) 하부에 제2 기판(120)에 메탈플레이트 홀 에칭을 수행하여 홀 에칭영역을 형성하고, 제2 커패시터(161) 및 제1 커패시터(150)를 적층하여 배치할 수 있다.

제1 커패시터(150)의 제1 전극(153)은 상기 제2 커패시터(161) 상에 위치하고, 상기 제1 커패시터(150)의 제2 전극(154)은 상기 제2 기판(120) 상에 위치할 수 있다. 상기 제2 커패시터(161)의 제1 전극은 상기 제1 커패시터(150)의 제1 전극(153)과 전기적으로 연결되고, 상기 제2 커패시터의 제2 전극은 상기 제1 기판(110)과 전기적으로 연결될 수 있다. 상기 제2 기판(120)은 상기 제2 커패시터(161)가 배치되는 영역에 에칭영역을 포함할 수 있다.

여기서, 제1 커패시터(150) 하부에 적층되는 제2 커패시터(161)의 크기는 제1 커패시터(150)의 크기보다 작을 수 있고, 홀 에칭은 제2 커패시터(161)가 적층되는 영역에 수행될 수 있다. 즉, 도 17 및 도 18과 같이, 제1 커패시터(150)의 일부는 제2 기판(120)상에 배치되고, 제1 커패시터(150)의 다른 일부는 제2 기판(120)의 홀 에칭영역에 배치되는 제2 커패시터(161) 상부에 배치될 수 있다.

제2 커패시터(161)인 초소형 커패시터는, 초소형 커패시터 SMT 실장 Under-Fill 도포 솔더 페이스트 또는 전도성 에폭시 도포 리플로우(reflow) 또는 큐링의 패키징 공정을 통해 실장될 수 있다. 솔더 페이스트 또는 전도성 에폭시 도포 과정에서 도포되는 물질에 따라 이후 공정이 결정될 수 있다. 즉, Solder Paste 적용시 리플로우를 수행하고, 전도성 에폭시 도포시 큐링을 수행할 수 있다.

또한, 제1 커패시터(150) 하부에 적층되는 메탈부(164)를 포함하고, 상기 제1 커패시터(150)의 제1 전극(153)은 상기 제2 커패시터(161) 상에 위치하고, 상기 제1 커패시터(150)의 제2 전극(154)은 상기 메탈부(164) 상에 위치할 수 있다. 여기서, 상기 제1 커패시터(150)의 제1 전극(153)은 상기 제1 기판(110)과 와이어로 연결될 수 있다.

제2 기판(120)은 상기 메탈부(164) 및 상기 제2 커패시터(161)가 배치되는 하프에칭영역을 포함하고, 하프에칭영역의 두께는 다른 영역의 두께보다 얇을 수 있다.

제1 커패시터(150)의 일부가 제2 기판(120) 상에 직접 적층되는 도 17과 달리, 도 19 및 도 20과 같이, 제1 커패시터(150)의 양 전극 중 제1 전극은 제2 커패시터(161) 상부에 위치하고, 제2 전극은 메탈부(164) 상부에 위치할 수 있다.

제2 커패시터(161)를 실장하기 위하여, 메탈 플레이트 홀 에칭을 적용하지 않고, 전체 두께 중 소정의 두께만을 에칭하는 하프에칭(Half Etching)을 적용하고, 제1 커패시터(150)의 제1 전극인 신호 전극 하단에 배치되는 제2 커패시터(161) 높이와 제2 전극인 접지 전극의 높이 균형을 맞추기 위하여, 제1 커패시터(150)의 제2 전극인 GND 전극 하단에 메탈부(164)인 Metal Piece를 안착할 수 있다. 이때, 제2 기판(120)인 메탈 플레이트의 하프 에칭영역에 제2 커패시터(161) 및 메탈부(164)의 안착을 위하여 에폭시(비전도성) 도포 제2 커패시터(161) 및 메탈부(164) 안착 큐링 진행, 제1 커패시터인 전원 노이즈 제거용 커패시터의 안착을 위하여 Material 도포 제1 커패시터(150) 실장 도포되는 Material 종류에 따라 리플로우 또는 큐링의 패키징 공정을 통해 실장될 수 있다. 도포되는 Material은 솔더 페이스트, 전도성 에폭시, 전도성 접착제 등을 포함할 수 있고, 솔더 페이스트 도포시 리플로를 수행하고, 전도성 에폭시 또는 전도성 접착체 도포시 큐링을 수행할 수 있다.

또한, 제1 커패시터(150) 하부에 적층되는 제3 커패시터(165)를 포함할 수 있다. 즉, 메탈부(164)가 아닌 제3 커패시터(165)를 제1 커패시터(150) 하부에 적층할 수 있다. 도 21 및 도 22와 같이, 제1 커패시터(150)의 제1 전극(153)은 상기 제2 커패시터(161) 상에 위치하고, 상기 제1 커패시터(150)의 제2 전극(154)은 상기 제3 커패시터(165) 상에 위치할 수 있다. 상기 제1 커패시터(150)의 제1 전극(153)은 상기 제1 기판(110)과 와이어로 연결될 수 있고, 제1 커패시터(150)의 제2 전극(154)은 상기 제3 커패시터(165)의 제1 전극(166)과 전기적으로 연결될 수 있다.

제2 기판(120)은, 제2 커패시터(161) 및 상기 제3 커패시터(165)가 배치되는 하프에칭영역을 포함하고, 상기 하프에칭영역의 두께는 다른 영역의 두께보다 얇을 수 있다.

제1 커패시터(150) 안착 시 밸런스를 맞추기 위하여 메탈부(164)가 아닌 또 다른 커패시터인 제3 커패시터(165)를 적용할 수 있다. 여기서, 제3 커패시터(165)는 초소형 커패시터일 수 있다. 제3 커패시터(165)의 제1 전극(153)은 제1 커패시터(150)의 제2 전극(154)과 연결, 즉 직렬로 연결될 수 있다. 제3 커패시터(165)를 적용함으로써 등가 회로상 직렬로 연결되는 Series Capacitor 역할이 가능하다. 제1 커패시터(150)와 제3 커패시터(165)의 직렬 연결을 통하여, 둘의 용량의 조합으로 다양한 커패시터 용량을 구성할 수 있다. 제3 커패시터(165)를 실장하는 공정은 제2 커패시터(161)를 실장하는 공정에 대응된다.

제1 커패시터(150), 제2 커패시터(161), 및 제4 커패시터(167)의 3 개의 커패시터를 포함하되, 제2 기판(120)이 적층되지 않은 제1 기판(110) 상에 배치할 수 있다. 제1 커패시터(150)는 상기 제2 기판(120)이 적층되지 않은 상기 제1 기판(110) 상에 배치되고, 제2 커패시터(161)는 상기 제1 커패시터(150)의 제1 전극(153) 하부에 적층되고, 제4 커패시터(167)는 상기 제1 커패시터(150)의 제2 전극(154) 하부에 적층될 수 있다. 상기 제2 커패시터(161)의 제1 전극은 상기 제1 커패시터(150)의 제1 전극(153)과 전기적으로 연결되고, 상기 제2 커패시터(161)의 제2 전극은 상기 제1 기판(110)과 전기적으로 연결되고, 상기 제4 커패시터(167)의 제1 전극은 상기 제1 기판(110)과 전기적으로 연결되고, 상기 제4 커패시터(167)의 제2 전극은 상기 제1 커패시터(150)의 제2 전극(154)과 전기적으로 연결될 수 있다. 상기 제1 커패시터(150)의 제1 전극(153)은 상기 제1 기판(110)과 와이어로 연결될 수 있다.

도 17 내지 도 22에서 제1 커패시터(150)의 적어도 일부가 제2 기판(120) 상부에 배치되는 것과 달리 도 23과 같이, 제1 커패시터(150), 제2 커패시터(161), 및 제4 커패시터(167) 모두 제2 기판(120)이 적층되지 않는 제1 기판(110) 상에 배치될 수 있다. 제2 기판(120)에 메탈 플레이트 홀 에칭을 통해 제2 기판(120)이 적층되지 않는 홀 에칭영역을 형성하고, 홀 에칭영역에 제1 커패시터(150), 제2 커패시터(161), 및 제4 커패시터(167)를 실장할 수 있다. 이때, 제4 커패시터(167)는 도 21의 제3 커패시터(165)와 달리, 상기 제4 커패시터(167)의 제1 전극은 상기 제1 기판(110)과 전기적으로 연결되고, 상기 제4 커패시터(167)의 제2 전극은 상기 제1 커패시터(150)의 제2 전극(154)과 전기적으로 연결될 수 있다. 이를 통해, 제3 커패시터(165)는 제1 커패시터(150)와 직렬로 연결되지 않고 병렬로 연결된다. 또는, 반대로 연결되어 직렬로 연결될 수도 있음은 당연하다.

상기 제4 커패시터(167)의 제1 전극은 상기 제1 기판(110)의 하부면에 형성되는 AVdd 패드와 전기적으로 연결될 수 있다. 상기 제2 커패시터(161)의 제2 전극은 상기 제1 기판(110)의 하부면에 형성되는 DVdd 패드와 전기적으로 연결될 수 있다.

여기서, 제1 커패시터(150)는 DVdd용 전원 노이즈 제거를 수행하고, 제4 커패시터(167)는 AVdd용 전원 노이즈 제거를 수행할 수 있다. 즉, DVdd쪽 Path에 전원 노이즈 제거용 커패시터, RF노이즈 제거용 커패시터, AVdd쪽 Path에 RF노이즈 제거용 커패시터의 각각 서로 다른 역할을 수행할 수 있다.

제1 커패시터(150)인 C1 및 제2 커패시터(161)인 C2를 포함하는 경우, 도 24(A)와 같이 연결관계를 구성할 수 있고, 제1 커패시터(150)인 C1, 제2 커패시터(161)인 C2, 및 제3 커패시터(165)인 C3를 포함하는 경우, 도 24(B)와 같이 연결관계를 구성할 수 있고, 제1 커패시터(150)인 C1, 제2 커패시터(161)인 C2, 및 제4 커패시터(167)인 C4를 포함하는 경우, 도 24(C)와 같이 연결관계를 구성할 수 있다. 이때, C1dms 전원 노이즈 제거를 수행하고, C2는 RF 노이즈 제거를 수행하고, C3는 C1과 직렬로 연결되어 다양한 커패시터(Variable capacitor) 용량을 구현할 수 있다. C4는 전원 노이즈 제거를 수행하되, C1은 DVdd용, C4는 AVdd용으로 구성할 수 있다.

도 25는 본 발명의 제3 실시예에 따른 멤스 마이크로폰을 도시한 것이고, 도 26은 본 발명의 제3 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.

본 발명의 실시예에 따른 멤스 마이크로폰은 제1 기판(110), 상기 제1 기판(110)의 적어도 일 영역 상에 적층되는 제2 기판(120), 상기 제2 기판(120) 상에 배치되는 멤스구조체(130)와 신호처리소자(140)를 포함하고, 커패시터소자(155)를 포함한다. 커패시터소자(155)는 커패시터(150) 및 상기 커패시터(150) 하부에 적층되는 인터포저(156)를 포함한다. 커패시터소자(155)는 제2 기판(120)이 적층되지 않은 상기 제1 기판(110) 상에 적층될 수 있다. 제1 기판(110), 제2 기판(120), 제2 기판(120) 상에 배치되는 멤스 구조체(130) 및 신호처리소자(140), 커패시터(150)에 대한 상세한 설명 중 도 1 내지 도 24의 각 구성에 대한 상세한 설명에 대응되어 중복되는 설명은 이하 생략하도록 한다.

본 발명의 실시예에 따른 멤스 마이크로폰은 COF 기판 및 메탈 플레이트를 이용함으로써 멤스 마이크로폰 내부에 커패시터 부품을 실장할 수 있으나, 이로부터 사이드 이팩트가 발생할 수 있다. 내부에 커패시터 소자가 실장된 멤스 마이크로폰에 AC Bias 인가하면, MLCC 커패시터 특성상 강유전체/Multilayer-Piezo/Dielectric 특성을 동시에 갖음으로써, 전원(AC Bias)인가에 따른 Deflection 발생한다. 즉, AC Bias 인가 시, 실장된 커패시터의 팽창/수축에 의하여 수pm 내지 수nm 수준의 미세 진동이 발생하고 이로 인하여 기판에 진동이 전달되어 기판의 미세 진동으로 인한 가청 노이즈(Audible Noise)가 발생 될 수 있다. 이러한 가청 노이즈로 인하여, PSR(Power Supply Rejection) 성능 저하가 발생할 수 있다.

본 발명의 실시예에 따른 커패시터소자(155)는 커패시터(150) 하부에 인터포저(156)를 포함하여 가청 노이즈를 제거할 수 있다. 즉, 커패시터를 직접 기판에 실장하지 않고, 물리적인 구조물인 인터포저(interposer)에 실장 후 기판에 실장하여, 인터포저 진동을 흡수하여 가청 노이즈를 방지할 수 있다.

인터포저(156)는 커패시터(150)와 제1 기판(110) 사이에 배치될 수 있고, 멤스 마이크로폰 내부에 적용하는 인터포저 커패시터는 소형화가 필수적이고, 커패시터의 사이즈인 0.6mm x 0.3mm x 0.35mm 이하의 사이즈 정도 수준이 되도록, 인터포저를 포함하는 커패시터소자(155) 역시 소형화가 필요하다.

3mm x 2mm x 0.825 mm PKG내부에 실장되는 커패시터소자(155)의 커패시터 사이즈는 0.6mm x 0.3mm x 0.35tmm이고, 인터포저 사이즈는 0.9mm x 0.4mm x 0.194mm 이하일 수 있다.

커패시터소자(155)는 커패시터(150)를 인터포저(156) 상부에 실장하여 하나의 소자부품으로 구성될 수 있다. 인터포저(156)는 FR4 인쇄회로기판, 메탈 플레이트, 리드 프레임(lead frame), 세라믹 인쇄회로기판(ceramic PCB), 메탈 인쇄회로기판(metal PCB) 중 어느 하나를 포함할 수 있다.

여기서, 인터포저(156)는 FR4 인쇄회로기판을 포함하고, 커패시터(150)는 상기 인쇄회로기판 상에 표면실장되어 하나의 커패시터 소자로 구성될 수 있다.

또한, 인터포저(156)는 메탈 플레이트를 포함하고, 커패시터(150)는 상기 메탈 플레이트에 실장되어 하나의 커패시터 소자로 구성될 수 있다. 여기서, 상기 메탈 플레이트는 제1 메탈 플레이트 및 제2 메탈 플레이트를 포함하고, 상기 제1 메탈 플레이트 및 제2 메탈 플레이트는 상기 커패시터의 양 전극에 각각 접합하는 브릿지 구조를 형성할 수 있다.

도 26과 같이, 커패시터소자용 FR4 인쇄회로기판을 제작하고, 커패시터(150)를 표면실장(SMT)하고, singulation을 수행하고, 단품상태를 검수하고, 릴(Reel) 또는 트레이(tray) 패킹하고, 멤스 마이크로폰 패키징 공정에서 기판 상에 표면실장될 수 있다.

메탈 플레이트를 이용하는 경우, 메탈 플레이트 어레이에 커패시터를 실장한다. 이때, 메탈 플레이트는 제1 메탈 플레이트 및 제2 메탈 플레이트를 포함하고, 상기 제1 메탈 플레이트 및 제2 메탈 플레이트는 상기 커패시터의 양 전극에 각각 접합하는 브릿지 구조를 형성하여 각각 서로 다른 노드와 연결되도록 할 수 있다. 이후, singulation을 수행하고, 단품상태를 검수하고, 릴(Reel) 또는 트레이(tray) 패킹하고, 멤스 마이크로폰 패키징 공정에서 기판 상에 표면실장될 수 있다.

상기와 같이, 하나의 소자부품으로 형성된 커패시터소자(155)는 제2 기판(120)이 적층되지 않은 제1 기판(110) 상에 솔더링 접합될 수 있다. 이때, 제2 기판(120)에 메탈 플레이트 홀 에칭을 수행하여 홀 에칭영역을 형성하고, 홀 에칭영역에 커패시터소자(155)를 배치할 수 있다.

커패시터소자(155)는 신호처리소자(140)와 이격되어 배치되되, 전기적으로 연결될 수 있고, 상기 신호처리소자(140)는 ASIC 모듈을 포함할 수 있다. 제1 기판(110)은 플렉서블(Flexible) 기판이고, 제2 기판(120)은 리지드(rigid) 기판일 수 있고, 제1 기판(110)과 제2 기판(120)은 열압착으로 접합할 수 있다.

도 27은 본 발명의 제4 실시예에 따른 멤스 마이크로폰을 도시한 것이고, 도 28 내지 도 37은 본 발명의 제4 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.

본 발명의 실시예에 따른 멤스 마이크로폰은 제1 기판(110), 멤스구조체(130)와 신호처리소자(140)를 포함한다. 제1 기판(110), 멤스 구조체(130) 및 신호처리소자(140), 커패시터(150)에 대한 상세한 설명 중 도 1 내지 도 26의 각 구성에 대한 상세한 설명에 대응되어 중복되는 설명은 이하 생략하도록 한다.

본 발명의 실시예에 따른 멤스 마이크로폰은 제1 기판(110) 및 제1 기판(110)의 적어도 일 영역 상에 적층되는 제2 기판(120)을 포함할 수 있다. 제1 기판(110)은 COF로, 2Metal COF를 포함할 수 있고, 제2 기판(120)은 메탈 플레이트를 포함할 수 있다.

FR4 Rigid 기판을 이용하는 경우, Fine Pitch Rule을 적용 할 수 없고, 기판의 두께를 낮추는데 한계가 있다. 이에 반해, 2Metal COF를 활용하여 Fine Pitch Rule을 적용하되, 휘어지는 문제를 개선하고, 접지층의 역할을 할 수 있는 Metal Plate의 접합 구조를 이용할 수 있다.

제1 기판(110)과 제2 기판(120)을 접합함에 있어서, 도 27 및 도 28과 같이, 전도성 접착층(180)을 이용할 수 있다. 전도성 접착층(180)을 제1 기판(110)과 제2 기판(120) 사이에 배치하고, 열압착 본딩을 통해 제1 기판(110)과 제2 기판(120)을 접합할 수 있다. 먼저, 제1 기판(110)과 전도성 접착층(180)을 라미네이션(lamination)을 수행하여 접합하고, 그 상부에 제2 기판(120)을 라미네이션을 수행하여 접합할 수 있다. 이후, 핫 프레스(hot press) 공정을 통해 기판을 형성할 수 있다. 예를 들어, 라미네이션은 110˚C에서 20초 수행될 수 있고, 핫 프레스 공정은 160˚C, 60min, 20kgf/cm로 수행될 수 있다.

전도성 접착층(180) 없이 제1 기판(110)과 제2 기판(120)을 바로 접합할 수도 있다. 이때, SMT 공정 또는 본딩 공정을 적용할 수 있다.

SMT 공정시, 제1 기판(110)인 2Metal COF TOP Layer Copper영역에 솔더를 도포한다. 솔더 도포 영역은 부착 신뢰성, 메탈 플레이트 Rotation 등의 상황에 따라서 변경 가능하다. 솔더 도포 이후, 제2 기판(120)인 메탈 플레이트를 안착하고, 리플로우를 수행하여 제1 기판(110)과 제2 기판(120)을 접합할 수 있다. 메타 플레이트는 Reel & Tape 타입 또는 Tray 타입으로 납품될 수 있다. 리플로우 공정은 적용되는 솔더의 사양, COF와 Metal Plate 열 평형 조건 등에 따라서 프로파일 변경이 가능하다.

본딩 공정시, 제1 기판(110)인 2Metal COF TOP Layer Copper영역에 전도성 에폭시를 도포하거나 전도성 다이 부착 필름을 부착한다. 에폭시 도포 또는 다이 부착 필름 부착 영역은 Epoxy의 Viscosity에 의한 흐름성 등을 고려하여 변경 가능하다. 이후, 제2 기판(120)인 메탈 플레이트를 안착하고, 큐링을 수행하여 제1 기판(110)과 제2 기판(120)을 접합할 수 있다. 메타 플레이트는 Reel & Tape 타입 또는 Tray 타입으로 납품될 수 있다. 큐링 공정은 적용되는 Epoxy, Die Attach Film등의 경화 온도, 시간 조건에 따라서 Curing 조건 변경이 가능하다.

제1 기판(110) 및 제2 기판(120) 상부에 상부 접착층을 적층할 수 있다. 상부 접착층은 제2 기판(120) 상부에 적층되고, 멤스구조체(130)와 신호처리소자(140)는 상부 접착층 상부에 배치될 수 있다.

멤스구조체(130)를 제2 기판(120)인 메탈 플레이트에 안착하는 경우, 열전도율이 높아 멤스 실리콘이 과경화되어 멤스 stress를 발생시킬 수 있고, 멤스 스트레스가 발생시, 초기 감도가 저하되어 캘리브레이션(Calibration)이 불가하고, Noise Floor 증가로 인한 SNR 저하될 수 있다. 제2 기판(120) 상부에 상부 접착층을 적층하여 이를 개선할 수 있다.

상부 접착층은 커버레이(Coverlay) 또는 포토 솔더 레지스트(Photo Solder Resister, PSR)를 포함할 수 있다. 도 29와 같이, 제2 기판(120) 상부에 PSR(126)를 적층하거나, 도 30과 같이, 커버레이(186)를 적층할 수 있다. 커버레이(Coverlay)는 PI(Polyimide)에 반 경화된 접착제(Adhesive)를 도포하여 만들어진 재료로, PI의 열 전도율은 메탈 플레이트의 재료인 양백 또는 서스보다 높다. PI의 열전도율은 0.12 W/(m*K)이고, 양백 플레이트는 45, 서스 플레이트는 16.2로, 양백에 비해 375배, 서스에 비해 135배가 높다.

커버레이 또는 PSR을 적층하더라고 기판 전체의 두께는 메탈 플레이트 두께 100um 기준으로 0.21 mm 이하가 되어, 기존 FR4 리지드 기판을 이용하는 경우보다 기판 전체의 두께보가 얇게 형성할 수 있다.

멤스구조체(130)를 상부 접착층(126, 186) 상에 직접 접합됨으로써 멤스 스트레스를 줄일 수 있다. 또한, 제1 기판(110)과 제2 기판 접합시 솔더를 적용할 때, 리플로우 공정에서 솔더 이탈에 따른 솔더 부족으로 밀폐 쉴딩이 되지 않아 누설경로(Leakage Path)에 의한 SNR 성능 저하가 발생할 수 있다. 커버레이와 PSR은 솔더 레지스트로 역할하는바, 솔더 이탈을 방지할 수 있다.

제2 기판(120)인 메탈 플레이트 적층없이 포토 솔더 레지스트를 이용하여 기판을 형성할 수 있다. 제1 기판(110)의 상부와 하부에 각각 제1 포토 솔더 레지스트층(126) 및 제2 포토 솔더 레지스트층(126)을 포함할 수 있다. 제2 기판(120)은 제1 포토 솔더 레지스트층(126) 및 제2 포토 솔더 레지스트층(126)와 직접 접하되어 하나의 기판으로 형성될 수 있다.

도 31과 같이, PSR을 제1 기판(110) 상부와 하부에 적층할 수 있다. PSR의 두께가 메탈 플레이트보다 얇기 때문에, 기판의 두께를 낮출 수 있다. 기존 FR4 Rigid PCB 뿐만 아니라, 메탈 플레이트를 적용하는 경우보다 두께를 낮출 수 있고, 이를 통해, SNR 성능 확보가 가능하고, 기판 제작 비용을 낮출 수 있다.

예를 들어, 제1 포토 솔더 레지스트층(126) 및 제2 포토 솔더 레지스트층(126)의 PSR 두께를 각각 20um ~ 55um까지 다양하게 적용할 수 있다. 여기서, 두께를 5um단위로 변경할 수 있어, 기판 전체의 두께를 조절할 수 있다.

이를 통해, 내부 체적(Back-Volume) 확장이 가능하다. 도 27의 메탈 플레이트를 적용하는 내부 체적은 도 33의 V1이고, PSR(126)을 적용하는 도 32의 내부 체적은 도 34의 V2로 내부 체적이 커지는 것을 확인할 수 있다.

제2 기판(120)인 메탈 플레이트를 기판의 역할이 아닌 하우징의 역할을 하도록 이용할 수 있다. 이를 위하여, 제2 기판(120)은 제1 기판(110)에 대향하는 베이스 및 상기 베이스의 외곽으로부터 상부로 연장되는 측판을 포함하는 형태로 형성되고, 제2 기판(120)을 덮는 커버(127)를 포함할 수 있다. 커버(171)는 제2 기판(127)의 측판의 말단과 접할 수 있다. 측판은 일정한 두께를 가질 수 있고, 상단의 말단인 상면에 커버(171)가 접하여 접합될 수 있다. 제2 기판(127)과 커버(171)는 솔더 접합될 수 있다. 이때, 제1 기판(110)과 커버(171)는 동일재료로 구성될 수 있고, 제1 기판(110)과 커버(171)는 COF를 포함할 수 있고, 2Metal COF를 포함할 수 있다.

제2 기판(120)의 형상을 형성함에 있어서, 측판을 포함하는 형태의 메탈 플레이트를 제작하고 제1 기판(110)과 접합하거나, 판 형상의 메타 플레이트를 베이스와 측판으로 이용하되, 공융 본딩(Eutectic Bonding)이나 전도성 접착체(Conductive Adhesive)를 활용하여 부착 할 수 있다. 이때, Singulation의 이점이 있다. 메탈 플레이트로 양백, SUS, Lead Frame, FR4등 다양하게 사용 할 수 있다.

도 34와 같이, 제2 기판(120)은 판 형상으로 형성되고, 상부에 하우징(170)이 덮혀 접합되어 내부 공간을 형성하는 것과 달리, 도 35와 같이, 제2 기판(127)을 베이스 및 측판으로 내부 공간을 형성하고, 커버(171)가 제2 기판(127)을 덮어 내부 공간을 형성할 수 있다. 내부 공간에는 도 36과 같이, 멤스구조체(130), 신호처리소자(140) 등이 배치될 수 있다.

제2 기판인 메탈 플레이트의 형상 변경을 통해 2Metal COF를 제1 기판뿐만 아니라, 커버 캔 역할을 동시에 적용할 수 있다. 2Metal COF를 커버 캔 역할로 적용할 경우 기존 쉴드 캔 대비 두께 축소를 통해 내부 체적(Back-Volume) 확장이 가능하다. 도 34의 메탈 플레이트를 판형상으로 적용하는 내부 체적은 도 37의 V1이고, 메탈 플레이트의 형상을 변경하고, 제1 기판인 2Metal COF를 커버로 이용하는 도 35의 내부 체적은도 34의 V3로 내부 체적이 커지는 것을 확인할 수 있다. 이를 통해, Metal Cover Can을 제작하는 비용 대비 2Metal COF를 활용하여 비용 저감을 기대 할 수 있다. 2Metal COF를 커버로 이용함으로써 쉴드 캔의 비용이 줄어들고, 제1 기판과 동일한 사양으로 제작할 경우 한 종류의 COF로 제작이 가능하여 재료 관리가 용이하고 비용이 감소될 수 있다.

제1 기판(110)은 플렉서블(Flexible) 기판이고, 상기 제2 기판(120)은 리지드(rigid) 기판일 수 있고, 제2 기판(120)은 양백, 서스(SUS), 세라믹, FR4 중 어느 하나를 포함할 수 있고, 신호처리소자(140)와 이격되어 상기 제2 기판(120)에 배치되는 커패시터를 포함할 수 있고, 상기 신호처리소자(140)는 ASIC 모듈을 포함할 수 있다.

도 38은 본 발명의 제5 실시예에 따른 멤스 마이크로폰을 도시한 것이고, 도 39 내지 도 46은 본 발명의 제5 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.

본 발명의 실시예에 따른 멤스 마이크로폰은 제1 기판(110), 상기 제1 기판(110)의 적어도 일 영역 상에 적층되는 제2 기판(120), 하우징(170), 상기 제2 기판(120) 상에 배치되는 멤스구조체(130)와 신호처리소자(140)를 포함한다. 제1 기판(110), 제2 기판(120), 제2 기판(120) 상에 배치되는 멤스 구조체(130) 및 신호처리소자(140), 커패시터(150)에 대한 상세한 설명 중 도 1 내지 도 26의 각 구성에 대한 상세한 설명에 대응되어 중복되는 설명은 이하 생략하도록 한다.

본 발명의 실시예에 따른 멤스 마이크로폰의 하우징은 쉴드 캔으로 형성될 수 있다. 쉴드 캔은 양백 또는 서스(SUS)로 구성될 수 있다. 이하, 도 27 내지 도 37를 참조하여 멤스 마이크로폰을 설명시 하우징을 쉴드 캔(170)으로 작성하도록 한다.

멤스 마이크로폰에 쉴드 캔을 적용시, FR4 Rigid PCB를 이용하는 경우, 표면 구리층(Copper Layer)에 솔더를 도포하고 쉴드 캔을 안착하여 리플로우를 진행한다. 이때, 표면 구리층에 비아홀이 형성되고, 그로 인해, 쉴드 캔을 안착시키기 위한 솔더를 적용하기 위한 면적이 줄어들고, 솔더 보이드(Void)가 발생하거나, 리플로우 후 쉴드 캔이 회전하거나 틸트되는 문제(Rotation 및 Tilt), 접합 후 접합 밀착력 저하에 의한 신뢰성 등이 문제될 수 있다.

본 발명의 실시예에 따른 멤스 마이크로폰은 제2 기판(120)인 메탈 플레이트에 쉴드 캔을 접합함으로써 위의 문제점을 개선하고, 이로부터 성능(SNR) 개선 및 Shield Can 접합 신뢰성을 개선할 수 있다.

쉴드 캔(170)은 상기 제2 기판(120) 상에 접합된다. 도 38과 같이, 제2 기판(120)의 외곽에 쉴드 캔(170)을 접합할 수 있다. 여기서, 쉴드 캔(170)은 상기 제2 기판과 동일재료로 구성될 수 있다. 제2 기판(120) 및 쉴드 캔(170)은 서스(SUS) 또는 양백으로 구성되어 접합될 수 있다. 제2 기판(120)과 쉴드 캔(170)은 솔더(187)를 이용하여 접합할 수 있다.

양백은 구리에 아연 15~30%, 니켈 10~20%를 함유하는 재료로, 원자재 상태에서 도금 없이도 솔더 접합이 가능하다. 쉴드 캔(170) 안착 영역에 도금을 적용할 경우 솔더 접합 밀착력을 개선시킬 수 있다. 도금은 Ni+Au 도금을 적용할 수 있다. 무전해, 전해 도금 공정 모두 적용이 가능하다.

서스(SUS)는 Ni이 포함 되어있긴 하나, 도금을 진행하지 않으면 솔더 접합 밀착력이 떨어질 수 있다. 따라서, 도금을 적용할 수 있다. 양백과 다르게, 무전해 도금 적용 시 서스표면의 도금 밀착력이 떨어질 수 있어, 전해 도금 공정으로 도금을 진행 한다.

서로 접합하는 제2 기판(120)과 쉴드 캔(170)을 동일재료로 사용하는 경우, 두 구성의 열 확산 지수가 동일하여 접합 신뢰성을 개선시킬 수 있다. 예를 들어, 제2 기판(120)이 양백으로 구성되는 메탈 플레이트이고, 쉴드 캔(170) 역시 양백으로 구성되는 경우, 열 평형을 이루기 때문에 금도금 없이도 솔더링 접합이 가능하고, 접합 신뢰성을 개선할 수 있다.

제2 기판(120)이 서스 메탈 플레이트(SUS Metal Plate)인 경우는 원자재인 서스에 솔더링이 되지 않기 때문에, 쉴드 캔(170)이 안착되는 구간에 도금을 적용 할 수 있고, Shield Can도 열평형을 위해 도금을 적용 할 수 있다.

쉴드 캔(170)을 접합시, 쉴드 캔(170)이 접합하는 형태는 리드(lead) 타입, 비-리드(Non-lead) 타입, 성벽(castle) 타입 등 다양한 방식으로 제2 기판(120)과 접합할 수 있다.

리드 타입은 쉴드 캔 다리 부분이 쉴드 캔 외측으로 형성되는 형태로, 기판과 쉴드 캔 다리 부분의 접합 면적이 넓어서 접합 신뢰성을 높일 수 있다.

비-리드 타입은 쉴드 캔 다리 부분이 없고, 측벽에서 일직선으로 내려오는 형태로, 쉴드 캔의 다리 부분만큼 쉴드 캔의 외형 사이즈를 줄일 수 있다. 이를 통해, 패키지 사이즈를 줄일 수 있거나, 동일 패키지 사이즈 기준 내측 면적을 키울 수 있다. 예를 들어, 리드 구간의 폭은 약 60um 수준 또는 그 이상 필요하게 되는 반면, 내측 면적이 동일 할 경우 비-리드 타입은 리드 폭만큼 기판 사이즈를 줄일 수 있다. 이 경우, 기판과 쉴드 캔의 접합면적은 줄어들게 된다.

성벽 타입은 비-리드 타입의 구조에 기초하되, 다리 구간을 성벽 형상으로 형성된다. 메탈 플레이트와 같은 기판 구조에서 다양한 구조 접목이 가능하다.

제2 기판(120)은 상기 쉴드 캔(170)과 접합하는 영역에 상기 쉴드 캔(170)이 배치되는 안착부(128)를 포함할 수 있다. 도 39 및 도 40과 같이, 쉴드 캔(170)과 접합하는 영역에 안착부(128)가 형성될 수 있다. 안착부(128)의 두께는 상기 안착부 이외의 다른 영역의 두께보다 얇게 형성될 수 있다. 안착부(128)는 제2 기판(120)을 에칭하여 형성할 수 있다. 이때, 제2 기판(120)에 메탈 플레이트 하프에칭을 수행할 수 있고, 쉴드 캔(170)은 안착부(128)에 위치시킨 후, 솔더(187)를 이용하여 솔더링을 수행하여, 제2 기판(120)과 접합되는 면적이 넓어지게 되어, 접합력이 향상되고, 밀폐 쉴딩(Hermetic Shielding) 가능하다. 이를 통해, 접합 신뢰성을 개선되고, SNR 성능 개선 및 Tolerance 개선이 가능하다.

쉴드 캔(170)은 리드 타입, 비-리드 타입, 성벽 타입 등 다양한 형태로 형성될 수 있다. 쉴드 캔(170)은 상판(172) 및 측판(173)으로 구성되고, 리드 타입의 경우, 리드부, 성벽 타입의 경우, 돌출부(174)를 포함할 수 있다.

베이스가 되는 판 형상의 상판(172)과 상판(172)의 외곽에서 하부로 연장되는 측판(173)을 포함한다. 비-리드 타입의 경우, 측판(173)은 리드 형태나 성벽 형태가 아닌 제2 기판(120)과 접합하는 면의 형태로 말단이 형성된다.

리드 타입의 경우, 쉴드 캔(170)은 측판(173)의 말단에서 외측으로 연장되는 리드부를 포함할 수 있다. 리드부는 측판(173)의 말단에서 하부방향과 수직이고 외측을 향하는 방향으로 연장되어 형성된다. 하부방향과 수직이 아닌 소정의 각도를 가지고 외측방향으로 연장되거나, 곡선 형태로 연장될 수 있다. 리드부는 외측방향이 아닌 내측방향으로 연장되어 형성될 수도 있고, 접합면적을 넓히는 다양한 형상을 가질 수 있다. 제2 기판(120)의 안착부(128)는 리드부의 형태에 대응되도록 형성될 수 있다. 도 41과 같이, 리드부에 대응되는 영역에 안착부(128)를 포함하고, 솔더(187)를 통해 접합할 수 있다.

성벽 타입의 경우, 쉴드 캔(170) 측판(173)의 말단에서 하부로 연장되고, 서로 이격되는 복수의 돌출부(174)를 포함할 수 있다. 돌출부(174)는 도 42와 같이, 측판(173)을 따라 소정의 간격으로 이격되어 형성될 수 있다.

쉴드 캔(170)의 돌출부(174)에 대응하는 영역에는 상기 제2 기판(120)이 적층되지 않을 수 있다. 쉴드 캔(170)의 돌출부(174)에 대응하는 영역에는 상기 제2 기판(120)이 에칭되어 상기 쉴드 캔(170)의 돌출부(174)의 말단이 상기 제1 기판(110)에 접합될 수 있다. 즉, 쉴드 캔(170)의 돌출부(174)가 형성되는 않는 측판(173)의 말단은 제2 기판(120)과 접합하고, 쉴드 캔(170)의 돌출부(174)는 제1 기판(110)과 접합할 수 있다

쉴드 캔(170)의 말단과 접합하는 제2 기판(120)의 영역도 하프에칭으로 다른 영역보다 두께를 얇게 형성할 수도 있다.

쉴드 캔(170)의 측판(173)의 말단과 상기 돌출부(174)의 말단을 연결하는 상기 돌출부(174)의 측면, 및 상기 쉴드 캔(170)의 측판의 말단은 상기 제2 기판(120)과 접합할 수 있다. 제1 기판(110)과 제2 기판(120) 사이에 전도성 접착층(180)을 포함하는 경우, 돌출부(174)의 측면은 제2 기판(120) 및 전도성 접착층(180)과 접합할 수 있다. 즉, 측판(173)의 말단만이 접합되는 비-리드 타입에 비해, 접합면적이 증가하여 접합력이 개선될 수 있다.

제2 기판(120)에 메탈 플레이트 풀에칭 또는 하프에칭을 적용하고, 돌출부(174)를 포함하는 성벽 타입으로 쉴드 캔을 형성하여, 보다 견고하고 깊게 안착이 가능하다. 쉴드 캔(170)의 돌출부(174)가 형성되는 접합 영역은 쉴드 캔(170)의 안착면과 제1 기판(110)인 2Metal COF TOP Copper가 접합하고, 돌출부(174)가 형성되지 않는 구간은 메탈 플레이트의 측면과 표면층 영역과 접합된다. 제2 기판(120)이 양백 메탈 플레이트인 경우는 접합을 위한 별도 도금 공정이 필요하지 않을 수 있으며, 서스인 경우에는 도금 공정이 적용될 수 있다. 양백의 경우에도 솔더 접합 밀착력을 높이기 위하여, 도금을 적용할 수도 있다.

상기 쉴드 캔(170)과 상기 제1 기판(110), 및 상기 쉴드 캔(170)과 상기 제2 기판(120)이 접합되는 영역의 단차를 채우는 에폭시 또는 실리콘이 상기 쉴드 캔(170)과 함께 접합될 수 있다. 도 43과 같이, 성벽과 같은 형상의 쉴드 캔(170)과 제2 기판(120)이 접합시 단차 구간이 존재할 수 있고, 쉴드 캔 밀착을 위한 재료(188)와 함께 접합될 수 있다. 또한, 돌출부가 형성되는 구간은 제1 기판(110)의 TOP Layer Copper PAD와 쉴드 캔 밀착을 위한 재료와 함께 접합되어, 접합 면적이 넓어져, 쉴드 캔의 접합 신뢰성 및 밀폐 기밀성이 증가 된다.

쉴드캔 밀착을 위한 재료(188)로, 솔더 페이스트(Solder Paste), 은 에폭시(Ag Epoxy), 전도성 에폭시(Conductive Epoxy), 실리콘 중 적어도 하나를 포함할 수 있다. 솔더 페이스트는 후공정으로 리플로우를 수행하고, 메탈 플레이트가 양백일 경우, 도금 유무 상관없이 적용 가능하고, 서스인 경우, 도금이 필요할 수 있다. 은 에폭시는 후공정으로 오븐 큐어(Oven Cure)를 수행하고, 메탈 플레이트가 양백 또는 서스인 경우, 모두 도금 없이 적용 가능하다. 전도성 에폭시 및 실리콘은 오븐 큐어(Oven Cure)를 수행하고, 메탈 플레이트가 양백 또는 서스인 경우, 모두 도금 없이 적용 가능하다.

돌출부를 제2 기판(120)의 모서리 영역에 형성하는 경우, 보다 견고하게 쉬드 캔을 접할할 수 있다. 쉴드 캔(170)의 상판(172)은 사각형상을 가지고, 쉴드 캔(170)의 측판(173)은 상기 상판으로부터 연장되는 제1 내지 제4 측판을 포함하고, 복수의 돌출부(175)는 상기 제1 내지 제4 측판 중 서로 이웃하는 두 개의 측판이 연결되는 모서리의 형상을 따라 상기 측판의 말단에서 하부로 연장되어 형성될 수 있다. 도 44 및 도 46과 같이, 돌출부는 모서리 영역에 형성되는 4 개의 돌출부(175)를 포함할 수 있고, 4 개의 돌출부(175)는 각각 모서리 영역에서 이웃하는 두 개의 측판에 걸쳐 형성될 수 있다. 상기 쉴드 캔(170)과 상기 제1 기판(110), 및 상기 쉴드 캔(170)과 상기 제2 기판(120)이 접합되는 영역의 단차를 채우는 에폭시 또는 실리콘(188)이 상기 쉴드 캔(170)과 함께 접합될 수 있다. 도 45와 같이, 쉴드캔 밀착을 위한 재료(188)를 함께 접합할 수 있다.

돌출부(175)의 형상에 대응되도록 제2 기판(120)에 메탈 플레이트 풀에칭을 수행하여, 댐 to 댐(DAM to DAM) 브릿지(Bridge) 구조를 형성하고, 돌출부(175)를 DAM to DAM 사이에 안착하여, 접합 신뢰성 및 기밀성을 개선할 수 있고, 리플로우 이후 쉴드 캔이 돌아가는 회전(Rotation)을 방지할 수 있다.

제2 기판(120)에는 쉴드 캔(170)의 돌출부인 다리부분이 댐과 댐 사이에 안착될 수 있도록 풀에칭(Full Etching)이 적용되고, 댐 사이에는 브릿지(Bridge) 구조가 적용될 수 있다. 제2 기판(120)이 두 개로 분리되지 않도록 브릿지 구조가 적용될 수 있다. 댐과 댐 사이에 브릿지 구조가 없는 풀에칭영역에는 제1 기판(110)인 2Metal COF의 Copper PAD가 노출될 수 있다.

브릿지 + 댐 to 댐 구조가 적용된 제2 기판(120)인 메탈 플레이트와 제1 기판(110)인 2Metal COF는 전도성 접착층(180)으로 접합될 수 있고, 쉴드캔 밀착을 위한 재료(188)가 함께 접합될 수 있다. 쉴드캔 밀착을 위한 재료(188)로, 솔더 페이스트(Solder Paste), 은 에폭시(Ag Epoxy), 전도성 에폭시(Conductive Epoxy), 실리콘 중 적어도 하나를 포함할 수 있다.

쉴드캔 밀착을 위한 재료(188)를 도포하고, 댐과 댐 사이에 쉴드 캔의 돌출부(175)가 삽입되도록 쉴드 캔을 장착(Pick & Place)한 이후, 접합 재료에 따라서 리플로우 또는 오븐 큐어(Reflow(Solder), Oven Cure(Epoxy, Silicon, Ag Epoxy 등) 공정을 진행할 수 있다.

도 47은 본 발명의 제6 실시예에 따른 멤스 마이크로폰을 도시한 것이고, 도 48 내지 도 52은 본 발명의 제6 실시예에 따른 멤스 마이크로폰을 설명하기 위한 도면이다.

본 발명의 실시예에 따른 멤스 마이크로폰은 제1 기판(110), 상기 제1 기판(110)의 적어도 일 영역 상에 적층되는 제2 기판(120), 하우징(170), 상기 제2 기판(120) 상에 배치되는 멤스구조체(130)와 신호처리소자(140)를 포함한다. 제1 기판(110), 제2 기판(120), 제2 기판(120) 상에 배치되는 멤스 구조체(130) 및 신호처리소자(140)에 대한 상세한 설명 중 도 1 내지 도 46의 각 구성에 대한 상세한 설명에 대응되어 중복되는 설명은 이하 생략하도록 한다.

FR4 Rigid 기판의 경우는 캐비티(Cavity) 기판을 적용하기 위한 비용 상승이 불가피 하다. 또한, Line-Space, Clearance, VIA 등의 Design Rule Space때문에, 캐비티를 적용 할 수 있는 영역이 제한적이다. Flip-Chip Bonding의 경우 FR4 Rigid Substrate TOP Layer 표면에 적용이 필요하며, 이로부터 두께가 높아지고 내부 체적 감소가 불가피하다. Embedded MEMS, ASIC을 통해서 두께를 낮출 수 있지만, MEMS와 ASIC의 RDL(Re Design Layer) 공정이 필요하고, PCB 내부에 Burried를 위한 고사양 공정이 필요하기 때문에 비용 상승이 불가피하다.

본 발명의 실시예에 따른 멤스 마이크로폰은 제2 기판(120)의 에칭을 통해 다양한 캐비티 구조를 구현할 수 있다.

제2 기판(120)은 멤스구조체(130) 또는 신호처리소자(140)가 배치되는 에칭영역을 포함하고, 에칭영역의 두께는 에칭영역 이외의 다른 영역의 두께보다 얇게 형성된다. 하우징(170)의 내부 공간에서 신호처리소자(140)와 이격되어 제2 기판(120)의 에칭 영역에 배치되는 커패시터(150)를 포함할 수 있다. 신호처리소자(140)는 ASIC 모듈을 포함할 수 있다.

멤스구조체(130), 신호처리소자(140), 또는 커패시터(150)가 배치되는 영역에 제2 기판(120)의 일부를 에칭하는 하프에칭을 적용하여 캐비티를 확보할 수 있다. 하프에칭영역의 두께는 도 47과 같이, w2로 다른 영역의 두께인 w1보다 얇게 형성되어 캐비티를 형성할 수 있다. 하프에칭을 수행하는 두께는 제2 기판(120)인 메탈 플레이트의 두께에 따라 달라질 수 있다.

예를 들어, 두께가 0.1mm인 메탈 플레이트에 하프에칭을 적용 시 0.05mm가 되도록 에칭할 수 있다. 메탈 플레이트 두께가 0.2mm인 경우 하프에칭 적용 시 0.1mm가 되도록 배치할 수 있다. 반 두께보다 두껍거나 얇게 에칭할 수도 있음은 당연하다. 이를 통해, 동일한 패키지 사이즈 기준에서 내부 체적 개선이 가능하다.

멤스구조체(130)를 제2 기판(120)과 접합시 상기 에칭영역 내에 에폭시 또는 실리콘이 도포될 수 있다. 하프에칭영역이 실리콘(MEMS 다이 장착용), 에폭시(Silicon 다이 장착용) 도포를 위한 가이드 라인이 될 수 있으며, 큐링(Curing) 전 실리콘 또는 에폭시의 흐름을 억제 할 수 있다. 멤스구조체(130)에 대응되는 영역의 에칭영역에는 실리콘이 도포되고, 신호처리소자(140) 또는 커패시터(150)에 대응되는 영역의 에칭영역에는 에폭시가 도포될 수 있다. 두 영역 사이의 에칭되지 않은 제2 기판(120) 영역은 실리콘과 에폭시의 혼합을 방지하는 댐(DAM)역할도 할 수 있다.

멤스구조체(130) 또는 신호처리소자(140)가 배치되는 영역에는 제2 기판(120)이 적층되지 않을 수 있다. 하프에칭뿐만 아니라 홀을 형성하는 홀 에칭을 이용하여 캐비티를 확보할 수 있다. 멤스구조체(130) 또는 신호처리소자(140)가 배치되는 영역에서 제2 기판(120)을 홀 에칭함으로써 제2 기판(120)을 제거할 수 있다. 홀 에칭은 제2 기판을 모두 제거하여 홀을 형성하는바, 풀 에칭(Full etching)이라고 할 수 있다.

멤스구조체(130), 신호처리소자(140), 및 커패시터(150)가 배치되는 영역 중 일부만 에칭을 적용할 수도 있다.

도 48과 같이, 멤스구조체(130) 영역에는 풀 에칭을 적용하고, 신호처리소자(140) 또는 커패시터(150) 영역에는 에칭을 적용하지 않을 수 있다. 도 49과 같이, 멤스구조체(130) 영역에는 풀 에칭을 적용하고, 신호처리소자(140) 또는 커패시터(150) 영역에는 하프에칭을 적용할 수 있다. 도 50과 같이, 멤스구조체(130), 신호처리소자(140), 및 커패시터(150) 영역 모두에 풀 에칭을 적용할 수 있다.

다양한 방식으로 풀 에칭과 하프 에칭을 적용하여 캐비티를 확보할 수 있다. 이를 통해, 동일한 패키지 사이즈 기준에서 내부 체적 개선이 가능하고, 풀 에칭 및 하프에칭 영역이 실리콘(MEMS 다이 장착용), 에폭시(Silicon 다이 장착용) 도포를 위한 가이드 라인이 될 수 있으며, 큐링(Curing) 전 실리콘 또는 에폭시의 흐름을 억제 할 수 있다. 멤스구조체(130)에 대응되는 영역의 에칭영역에는 실리콘이 도포되고, 신호처리소자(140) 또는 커패시터(150)에 대응되는 영역의 에칭영역에는 에폭시가 도포될 수 있다. 두 영역 사이의 에칭되지 않은 제2 기판(120) 영역은 실리콘과 에폭시의 혼합을 방지하는 댐(DAM)역할도 할 수 있다.

제2 기판(120)의 에칭영역은 상기 제1 기판(110)과 대향하는 면이 에칭되어 캐비티를 형성할 수 있다. 도 51과 같이, 제2 기판(120)에 에칭을 적용할 때, 제2 기판(120) 상부가 아닌 제2 기판(120) 하부 즉, 제1 기판(110)과 대향하는 면에 에칭을 적용할 수 있다. 제2 기판(120)으로 덮혀 있는 내부 캐비티 공간을 형성할 수 있다. 해당 캐비티에는 제1 기판(110)과 전기적으로 연결되는 배선이 배치될 수 있다.

멤스구조체(130) 및 신호처리소자(140)가 배치되는 제2 기판(120)의 상부면이 아닌 하부면 즉 제1 기판(110)인 2Metal COF쪽으로 하프에칭을 적용하여 2Metal COF의 배선 자유도 확보가 가능하다. 2Metal COF 배선 자유도가 확보되면서 Line Loss 최소화, 기생 Impedance 최소화 등 설계 반영 자유도 확장이 가능하고, 이로부터 Noise Level 최소화로 SNR 성능 개선이 가능하다.

또한, 기존 패키지 구조를 유지하면서 2Metal COF 배선 자유도 확보가 가능하고, 배선 자유도 확보에 따라 협소한 공간에서 ASIC, MLCC Capacitor 배치를 변경 및 확장할 수 있다.

제2 기판(120)에 풀 에칭 또는 하프에칭을 적용함과 동시에 멤스구조체(130) 또는 신호처리소자(140)의 플립칩 본딩(Flip-Chip Bonding)을 적용할 수 있다. 도 52와 같이, 솔더(189)를 이용한 멤스구조체(130) 또는 신호처리소자(140)를 제1 기판(110)과 직접 접합 결합하는 플립칩 본딩이 가능하고, 플립칩 본딩을 위해 멤스구조체(130)는 위아래가 변경될 수 잇다.

이를 통해, 내부 체적 확장이 가능하며 이로부터 SNR 개선 가능하다. 플립칩 본딩을 수행함으로써 와이어 본딩 라인이 삭제되고, ASIC과 2Metal COF Signal Line이 직접 접합되면서 Signal Loss를 줄이고 Impedance 개선이 가능하다. 또한, 와이어본딩 공정 삭제가 가능하다. FR4 Rigid PCB의 경우 동일 효과를 위해서는 Embedded MEMS, ASIC이 필요하며, 이로부터 기판 비용 상승이 불가피하나, 에칭 영역의 확장만으로 Embedded MEMS, ASIC 효과를 적용하면서 기판 비용을 줄일 수 있다.

본 실시 예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims

제1 기판;
상기 제1 기판의 적어도 일 영역 상에 적층되는 제2 기판;
상기 제1 기판과 상기 제2 기판 사이에 적층되는 전도성 접착층;상기 제2 기판 상에 적층되는 상부 접착층; 및
상기 상부 접착층 상에 배치되는 멤스 구조체와 신호처리소자를 포함하고,
상기 멤스 구조체는 상기 상부 접착층과 직접 접합되고,
상기 상부 접착층은 커버레이(Coverlay) 또는 포토 솔더 레지스트(Photo Solder Resister)를 포함하는 멤스 마이크로폰.
제1 기판;
상기 제1 기판의 적어도 일 영역 상부에 적층되는 제1 포토 솔더 레지스트층;
상기 제1 기판의 적어도 일 영역 하부에 적층되는 제2 포토 솔더 레지스트층; 및
상기 제1 포토 솔더 레지스트층 상에 배치되는 멤스 구조체와 신호처리소자를 포함하고,
상기 제1 기판은 상기 제1 포토 솔더 레지스트층 및 상기 제2 포토 솔더 레지스트층과 직접 접합되는 멤스 마이크로폰.
제1 기판;
상기 제1 기판의 적어도 일 영역 상에 적층되는 제2 기판;
상기 제1 기판과 상기 제2 기판 사이에 적층되는 전도성 접착층;
상기 제2 기판 상에 배치되는 멤스 구조체와 신호처리소자; 및
상기 제2 기판을 덮는 커버를 포함하고,
상기 제2 기판은,
상기 제1 기판과 대향하는 베이스; 및
상기 베이스의 외곽으로부터 상부로 연장되는 측판을 포함하고,
상기 커버는 상기 제2 기판의 측판의 말단과 접합되는 멤스 마이크로폰.
제3항에 있어서,
상기 제1 기판과 상기 커버는 동일재료로 구성되는 멤스 마이크로폰.
제3항에 있어서,
상기 제2 기판과 상기 커버는 솔더 접합되는 멤스 마이크로폰.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 기판은 2Metal COF 기판을 포함하는 멤스 마이크로폰.
제1항 또는 제3항에 있어서,
상기 제1 기판은 플렉서블(Flexible) 기판이고, 상기 제2 기판은 리지드(rigid) 기판인 멤스 마이크로폰.
제1항 또는 제3항에 있어서,
상기 제2 기판은 양백, 서스(SUS), 세라믹, FR4 중 어느 하나를 포함하는 멤스 마이크로폰.
제1항 또는 제3항에 있어서,
상기 신호처리소자와 이격되어 상기 제2 기판에 배치되는 커패시터를 포함하는 멤스 마이크로폰.
제1항에 있어서,
상기 신호처리소자는 ASIC 모듈을 포함하는 멤스 마이크로폰.