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KR20250019297A - Cavity type passive chip embedded bybrid glass substrate and manufactruing method thereof and semiconductor package including the same - Google Patents

Cavity type passive chip embedded bybrid glass substrate and manufactruing method thereof and semiconductor package including the same Download PDF

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KR20250019297A
KR20250019297A KR1020230100249A KR20230100249A KR20250019297A KR 20250019297 A KR20250019297 A KR 20250019297A KR 1020230100249 A KR1020230100249 A KR 1020230100249A KR 20230100249 A KR20230100249 A KR 20230100249A KR 20250019297 A KR20250019297 A KR 20250019297A
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glass substrate
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Abstract

글래스 기판과 회로 기판이 결합된 하이브리드형 글래스 기판을 구현함으로써 글래스 코어층 상에는 5G 또는 6G 무선통신을 위한 안테나 회로를 형성하고, 회로 기판 상에는 전기적 연결 회로를 형성하여 5G 또는 6G 무선통신에 대응할 수 있는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지에 대하여 개시한다.
본 발명에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판은 상면 및 하면을 관통하는 캐비티를 갖는 절연층; 상기 절연층의 상면, 하면 및 내부에 배치된 제1 회로패턴; 상기 절연층의 캐비티 내에 매립되며, 글래스 캐비티를 갖는 글래스 코어층; 상기 글래스 코어층의 상면, 하면 및 내부에 배치된 무선통신용 회로패턴; 상기 글래스 코어층의 글래스 캐비티 내에 삽입된 수동칩; 상기 절연층, 글래스 코어층 및 수동칩의 하면을 덮는 보호층; 상기 보호층의 하면 및 내부에 배치되어, 상기 제1 회로패턴에 연결된 제2 회로패턴; 및 상기 보호층의 하면 및 내부에 배치되어, 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴;을 포함하는 것을 특징으로 한다.By implementing a hybrid glass substrate in which a glass substrate and a circuit substrate are combined, an antenna circuit for 5G or 6G wireless communication is formed on a glass core layer, and an electrical connection circuit is formed on the circuit substrate, thereby enabling a cavity-type passive chip-embedded hybrid glass substrate capable of supporting 5G or 6G wireless communication, a method for manufacturing the same, and a semiconductor package thereof are disclosed.
A cavity-type passive chip-embedded hybrid glass substrate according to the present invention is characterized by including: an insulating layer having a cavity penetrating the upper surface and the lower surface; a first circuit pattern disposed on the upper surface, the lower surface, and the interior of the insulating layer; a glass core layer embedded in the cavity of the insulating layer and having a glass cavity; a wireless communication circuit pattern disposed on the upper surface, the lower surface, and the interior of the glass core layer; a passive chip inserted into the glass cavity of the glass core layer; a protective layer covering the insulating layer, the glass core layer, and the lower surface of the passive chip; a second circuit pattern disposed on the lower surface and the interior of the protective layer and connected to the first circuit pattern; and a third circuit pattern disposed on the lower surface and the interior of the protective layer and connected to the wireless communication circuit pattern and the passive chip.

Description

캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지{CAVITY TYPE PASSIVE CHIP EMBEDDED BYBRID GLASS SUBSTRATE AND MANUFACTRUING METHOD THEREOF AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}{CAVITY TYPE PASSIVE CHIP EMBEDDED BYBRID GLASS SUBSTRATE AND MANUFACTRUING METHOD THEREOF AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}

본 발명은 캐비티 타입의 수동칩 매립형 글래스 기판 및 그 제조 방법과 이의 반도체 패키지에 관한 것으로, 보다 상세하게는 글래스 기판과 회로 기판이 결합된 하이브리드형 글래스 기판을 구현함으로써 글래스 코어층 상에는 5G 또는 6G 무선통신을 위한 안테나 회로를 형성하고, 회로 기판 상에는 전기적 연결 회로를 형성하여 5G 또는 6G 무선통신에 대응할 수 있는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지에 관한 것이다.The present invention relates to a cavity-type passive chip-embedded glass substrate, a method for manufacturing the same, and a semiconductor package thereof. More specifically, the present invention relates to a cavity-type passive chip-embedded hybrid glass substrate in which a glass substrate and a circuit board are combined to form an antenna circuit for 5G or 6G wireless communication on a glass core layer and an electrical connection circuit on a circuit board, thereby enabling 5G or 6G wireless communication, a method for manufacturing the same, and a semiconductor package thereof.

최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.Recently, with the advancement of high-performance electrical and electronic products, the demand for lightweight and compact electronic devices has increased, and thinning, high-density, and high-package semiconductor packages have emerged as important factors in order to meet the demand for lightweight and compact electronic devices.

현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.Currently, computers, laptops, and mobile phones are showing a trend toward larger chip capacities, such as larger random access memory (RAM) and flash memory, as memory capacity increases, but the packages are becoming smaller.

따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.Accordingly, the size of the package used as the core component is being studied and developed toward miniaturization, and various technologies are being proposed and studied to mount a larger number of packages on a substrate of limited size.

이와 같이, 전자 부품의 고기능화, 소형화의 요구가 급증되는 추세에 있기 때문에 반도체 패키지는 단위 면적당 실장 효율을 높임과 동시에 5G 또는 6G 무선통신에 대응하기 위해 캐비티 인쇄회로기판과 글래스 기판을 결합시킨 하이브리드 글래스 기판에 대한 연구가 활발하게 이루어지고 있다.As such, as the demand for high functionality and miniaturization of electronic components is rapidly increasing, research is being actively conducted on hybrid glass substrates that combine cavity printed circuit boards and glass substrates to increase mounting efficiency per unit area while responding to 5G or 6G wireless communications.

그러나, 종래의 수동칩 매립형 글래스 기판의 경우, 글래스 기판을 관통하는 글래스 캐비티 내에 수동칩이 매립되고, 글래스 기판의 상면 및 하면에 상부 및 하부 절연층이 형성되고, 상부 및 하부 절연층은 솔더 마스크 패턴에 의해 덮이는 구조를 갖는다.However, in the case of a conventional passive chip-embedded glass substrate, the passive chip is embedded in a glass cavity penetrating the glass substrate, upper and lower insulating layers are formed on the upper and lower surfaces of the glass substrate, and the upper and lower insulating layers have a structure in which they are covered by a solder mask pattern.

이에 따라, 종래의 수동칩 매립형 글래스 기판을 이용하여 반도체 패키지를 제조하게 되면, 상부 및 하부 절연층 상에 능동칩이 실장되고, 상부 및 하부 절연층과 솔더 마스크 패턴의 두께만큼 거리가 멀어짐에 따라 신호전달 속도가 느려지는 문제가 있었다.Accordingly, when a semiconductor package is manufactured using a conventional passive chip-embedded glass substrate, there is a problem in that the signal transmission speed slows down as the active chip is mounted on the upper and lower insulating layers and the distance between the upper and lower insulating layers increases by the thickness of the solder mask pattern.

또한, 종래의 수동칩 매립형 글래스 기판을 이용하여 반도체 패키지를 제조할 시, 능동칩과 수동칩이 좌우로 이격되도록 실장되어 간접적인 전기적 연결이 이루어지는데 기인하여 신호전달 속도를 향상시키는데 한계가 있었다.In addition, when manufacturing a semiconductor package using a conventional passive chip-embedded glass substrate, there was a limit to improving the signal transmission speed because the active chip and passive chip were mounted spaced apart from each other to form an indirect electrical connection.

관련 선행문헌으로는 대한민국 공개특허공보 제10-2014-0055006호(2014.05.09. 공개)가 있으며, 상기 문헌에는 칩 실장형 인쇄회로기판 및 그 제조방법이 기재되어 있다.A related prior art document is Korean Patent Publication No. 10-2014-0055006 (published on May 9, 2014), which describes a chip-mounted printed circuit board and a method for manufacturing the same.

본 발명의 목적은 글래스 기판과 회로 기판이 결합된 하이브리드형 글래스 기판을 구현함으로써 글래스 코어층 상에는 5G 또는 6G 무선통신을 위한 안테나 회로를 형성하고, 회로 기판 상에는 전기적 연결 회로를 형성하여 5G 또는 6G 무선통신에 대응할 수 있는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지를 제공하는 것이다.The purpose of the present invention is to provide a cavity-type passive chip-embedded hybrid glass substrate capable of supporting 5G or 6G wireless communication, a method for manufacturing the same, and a semiconductor package thereof by forming an antenna circuit for 5G or 6G wireless communication on a glass core layer and an electrical connection circuit on a circuit board by implementing a hybrid glass substrate in which a glass substrate and a circuit board are combined.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판은 상면 및 하면을 관통하는 캐비티를 갖는 절연층; 상기 절연층의 상면, 하면 및 내부에 배치된 제1 회로패턴; 상기 절연층의 캐비티 내에 매립되며, 글래스 캐비티를 갖는 글래스 코어층; 상기 글래스 코어층의 상면, 하면 및 내부에 배치된 무선통신용 회로패턴; 상기 글래스 코어층의 글래스 캐비티 내에 삽입된 수동칩; 상기 절연층, 글래스 코어층 및 수동칩의 하면을 덮는 보호층; 상기 보호층의 하면 및 내부에 배치되어, 상기 제1 회로패턴에 연결된 제2 회로패턴; 및 상기 보호층의 하면 및 내부에 배치되어, 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴;을 포함하는 것을 특징으로 한다.In order to achieve the above object, a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention is characterized by including: an insulating layer having a cavity penetrating the upper surface and the lower surface; a first circuit pattern disposed on the upper surface, the lower surface, and the interior of the insulating layer; a glass core layer embedded in the cavity of the insulating layer and having a glass cavity; a wireless communication circuit pattern disposed on the upper surface, the lower surface, and the interior of the glass core layer; a passive chip inserted into the glass cavity of the glass core layer; a protective layer covering the insulating layer, the glass core layer, and the lower surface of the passive chip; a second circuit pattern disposed on the lower surface and the interior of the protective layer and connected to the first circuit pattern; and a third circuit pattern disposed on the lower surface and the interior of the protective layer and connected to the wireless communication circuit pattern and the passive chip.

상기 캐비티는 상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 중앙 부분에 배치된다.The above cavity penetrates the upper and lower surfaces of the insulating layer and is positioned in the central portion of the insulating layer.

상기 제1 회로패턴은 상기 절연층의 상면에 형성된 제1 상부 회로패턴; 상기 절연층의 하면에 형성된 제1 하부 회로패턴; 및 상기 절연층의 상면 및 하면을 관통하여, 상기 제1 상부 회로패턴 및 제1 하부 회로패턴을 전기적으로 연결하는 제1 비아 전극;을 포함한다.The first circuit pattern includes a first upper circuit pattern formed on an upper surface of the insulating layer; a first lower circuit pattern formed on a lower surface of the insulating layer; and a first via electrode penetrating the upper and lower surfaces of the insulating layer to electrically connect the first upper circuit pattern and the first lower circuit pattern.

상기 글래스 캐비티는 상기 캐비티의 높이와 동일하거나, 또는 낮은 높이를 갖는다.The above glass cavity has a height equal to or lower than the height of the cavity.

상기 무선통신용 회로패턴은 상기 글래스 코어층의 상면에 형성된 무선통신용 상부 회로패턴; 상기 글래스 코어층의 하면에 형성된 무선통신용 하부 회로패턴; 및 상기 글래스 코어층의 상면 및 하면을 관통하여, 상기 무선통신용 상부 회로패턴 및 무선통신용 하부 회로패턴을 전기적으로 연결하는 무선통신용 비아 전극;을 포함한다.The above wireless communication circuit pattern includes: an upper wireless communication circuit pattern formed on an upper surface of the glass core layer; a lower wireless communication circuit pattern formed on a lower surface of the glass core layer; and a wireless communication via electrode penetrating the upper and lower surfaces of the glass core layer to electrically connect the upper wireless communication circuit pattern and the lower wireless communication circuit pattern.

상기 수동칩은 상기 글래스 캐비티의 높이와 동일하거나 낮은 높이를 갖는다.The above manual chip has a height equal to or lower than the height of the glass cavity.

상기 수동칩은 적층세라믹콘덴서(MLCC), 커패시터, 저항 및 인덕터 중 적어도 어느 하나를 포함하고, 상기 수동칩은 제1 전극 단자 및 제2 전극 단자를 구비한다.The above passive chip includes at least one of a multilayer ceramic capacitor (MLCC), a capacitor, a resistor, and an inductor, and the passive chip has a first electrode terminal and a second electrode terminal.

상기 수동칩은 상기 글래스 캐비티 내에 삽입되어 매립되고, 상기 수동칩의 제1 전극 단자가 글래스 코어층의 상면과 동일 선상에 배치된다.The above-mentioned passive chip is inserted and embedded within the glass cavity, and the first electrode terminal of the above-mentioned passive chip is arranged on the same line as the upper surface of the glass core layer.

상기 제2 회로패턴은 상기 보호층의 하면에 형성된 제2 하부 회로패턴; 및 상기 보호층의 상면 및 하면을 관통하여, 상기 제1 하부 회로패턴과 전기적으로 연결된 제2 비아 전극;을 포함한다.The second circuit pattern includes a second lower circuit pattern formed on a lower surface of the protective layer; and a second via electrode electrically connected to the first lower circuit pattern by penetrating the upper and lower surfaces of the protective layer.

상기 제3 회로패턴은 상기 보호층의 하면에 제2 하부 회로패턴과 이격되도록 형성된 제3 하부 회로패턴; 및 상기 보호층의 상면 및 하면을 관통하여, 상기 무선통신용 하부 회로패턴 및 수동칩의 제2 전극 단자에 전기적으로 연결된 제3 비아 전극;을 포함한다.The third circuit pattern includes a third lower circuit pattern formed on the lower surface of the protective layer so as to be spaced apart from the second lower circuit pattern; and a third via electrode that penetrates the upper and lower surfaces of the protective layer and is electrically connected to the lower circuit pattern for wireless communication and the second electrode terminal of the passive chip.

상기 제2 및 제3 회로패턴은 동일한 층에서 동일한 물질로 형성된다.The second and third circuit patterns are formed of the same material in the same layer.

상기 하이브리드 글래스 기판은 상기 절연층, 글래스 코어층 및 수동칩의 상면을 덮으며, 상기 제1 회로패턴, 무선통신용 회로패턴 및 수동칩의 일부를 노출시키는 제1 개구를 갖는 상부 솔더 마스크 패턴; 및 상기 보호층의 하면과 제2 및 제3 회로패턴을 덮으며, 상기 제2 및 제3 회로패턴의 일부를 노출시키는 제2 개구를 갖는 하부 솔더 마스크 패턴;을 더 포함한다.The hybrid glass substrate further includes an upper solder mask pattern covering the upper surface of the insulating layer, the glass core layer and the passive chip and having a first opening exposing the first circuit pattern, the wireless communication circuit pattern and a part of the passive chip; and a lower solder mask pattern covering the lower surface of the protective layer and the second and third circuit patterns and having a second opening exposing a part of the second and third circuit patterns.

상기 상부 및 하부 솔더 마스크 패턴 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film) 및 에폭시(epoxy) 수지 중에서 선택된 1종 이상의 재질로 형성된다.Each of the upper and lower solder mask patterns is formed of at least one material selected from photo solder resist (PSR), liquid photosensitive coverlay, photo polyimide film, and epoxy resin.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 갖는 반도체 패키지는 상면 및 하면을 관통하는 캐비티를 갖는 절연층과, 상기 절연층의 상면, 하면 및 내부에 배치된 제1 회로패턴과, 상기 절연층의 캐비티 내에 매립되며, 글래스 캐비티를 갖는 글래스 코어층과, 상기 글래스 코어층의 상면, 하면 및 내부에 배치된 무선통신용 회로패턴과, 상기 글래스 코어층의 글래스 캐비티 내에 삽입된 수동칩과, 상기 절연층, 글래스 코어층 및 수동칩의 하면을 덮는 보호층과, 상기 보호층의 하면 및 내부에 배치되어, 상기 제1 회로패턴에 연결된 제2 회로패턴과, 상기 보호층의 하면 및 내부에 배치되어, 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴을 포함하는 하이브리드 글래스 기판; 상기 하이브리드 글래스 기판 상에 실장된 능동칩; 및 상기 하이브리드 글래스 기판 하부에 부착된 외부접속단자;를 포함하며, 상기 능동칩은 수동칩 상에 직접 전기적으로 연결된 것을 특징으로 한다.In order to achieve the above object, a semiconductor package having a hybrid glass substrate with a cavity type passive chip embedded therein according to an embodiment of the present invention comprises: a hybrid glass substrate including an insulating layer having a cavity penetrating the upper surface and the lower surface; a first circuit pattern disposed on the upper surface, the lower surface and the interior of the insulating layer; a glass core layer embedded in the cavity of the insulating layer and having a glass cavity; a wireless communication circuit pattern disposed on the upper surface, the lower surface and the interior of the glass core layer; a passive chip inserted into the glass cavity of the glass core layer; a protective layer covering the insulating layer, the glass core layer and the lower surface of the passive chip; a second circuit pattern disposed on the lower surface and the interior of the protective layer and connected to the first circuit pattern; and a third circuit pattern disposed on the lower surface and the interior of the protective layer and connected to the wireless communication circuit pattern and the passive chip; an active chip mounted on the hybrid glass substrate; and an external connection terminal attached to the lower part of the hybrid glass substrate; wherein the active chip is characterized in that it is directly electrically connected to the passive chip.

상기 능동칩은 범프를 매개로 상기 글래스 캐비티 내에 매립된 수동칩의 제1 전극 단자에 전기적으로 직접 접속된다.The above active chip is electrically directly connected to the first electrode terminal of the passive chip embedded in the glass cavity via a bump.

상기 능동칩은 메모리 칩 및 구동 칩 중 적어도 하나를 포함한다.The above active chip includes at least one of a memory chip and a driving chip.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법은 (a) 절연층에 제1 회로패턴을 형성하는 단계; (b) 상기 제1 회로패턴이 형성된 절연층의 상면 및 하면을 관통하는 캐비티를 형성한 후, 상기 절연층의 상면 및 캐비티를 덮는 캐리어 필름을 부착하는 단계; (c) 상기 절연층의 캐비티 내에 글래스 캐비티와 무선통신용 회로패턴이 형성된 글래스 코어층을 삽입하여 캐리어 필름에 부착하는 단계; (d) 상기 글래스 캐비티 내에 수동칩을 삽입한 후, 상기 절연층, 글래스 코어층 및 수동칩의 하면을 덮는 보호층을 형성하는 단계; 및 (e) 상기 보호층의 하면 및 내부에 상기 제1 회로패턴과 연결된 제2 회로패턴 및 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention comprises the steps of: (a) forming a first circuit pattern on an insulating layer; (b) forming a cavity penetrating the upper and lower surfaces of the insulating layer on which the first circuit pattern is formed, and then attaching a carrier film covering the upper surface of the insulating layer and the cavity; (c) inserting a glass cavity and a glass core layer on which a wireless communication circuit pattern is formed into the cavity of the insulating layer and attaching the same to the carrier film; (d) forming a protective layer covering the insulating layer, the glass core layer, and the lower surface of the passive chip after inserting the passive chip into the glass cavity; and (e) forming a second circuit pattern connected to the first circuit pattern and a third circuit pattern connected to the wireless communication circuit pattern and the passive chip on the lower surface and inside of the protective layer.

상기 (a) 단계는, (a-1) 양면에 제1 및 제2 씨드층이 형성된 절연층을 준비하는 단계; (a-2) 상기 절연층과 제1 및 제2 씨드층의 일부를 제거하여 관통홀을 형성한 후, 상기 제1 및 제2 씨드층을 매개로 도금 공정을 형성하여 제1 금속 회로층을 형성하는 단계; 및 (a-3) 상기 제1 금속 회로층을 선택적으로 패터닝하여, 상기 절연층의 상면, 하면 및 내부에 배치된 제1 회로패턴을 형성하는 단계;를 포함한다.The step (a) above includes: (a-1) a step of preparing an insulating layer having first and second seed layers formed on both surfaces thereof; (a-2) a step of removing a portion of the insulating layer and the first and second seed layers to form a through hole, and then performing a plating process using the first and second seed layers to form a first metal circuit layer; and (a-3) a step of selectively patterning the first metal circuit layer to form a first circuit pattern arranged on the upper surface, lower surface, and inner surface of the insulating layer.

상기 (b) 단계에서, 상기 캐비티는 상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 중앙 부분에 배치된다.In the step (b) above, the cavity penetrates the upper and lower surfaces of the insulating layer and is positioned in the central portion of the insulating layer.

상기 (c) 단계에서, 상기 글래스 캐비티는 상기 캐비티의 높이와 동일하거나, 또는 낮은 높이를 갖는다.In the step (c), the glass cavity has a height equal to or lower than the height of the cavity.

상기 (d) 단계에서, 상기 보호층은 노출된 하면에 부착된 금속 씨드층을 구비한다.In the step (d) above, the protective layer has a metal seed layer attached to the exposed lower surface.

상기 (e) 단계는, (e-1) 상기 보호층 및 금속 씨드층의 일부를 제거하여 비아홀을 형성한 후, 상기 금속 씨드층을 매개로 도금 공정을 형성하여 제2 금속 회로층을 형성하는 단계; 및 (e-2) 상기 제2 금속 회로층을 선택적으로 패터닝하여, 상기 보호층의 하면 및 내부에 상기 제1 회로패턴과 연결된 제2 회로패턴 및 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴을 형성하는 단계;를 포함한다.The step (e) above includes: (e-1) a step of forming a via hole by removing a portion of the protective layer and the metal seed layer, and then forming a second metal circuit layer by forming a plating process using the metal seed layer as a medium; and (e-2) a step of selectively patterning the second metal circuit layer to form a second circuit pattern connected to the first circuit pattern, the wireless communication circuit pattern, and a third circuit pattern connected to a passive chip on the lower surface and inside of the protective layer.

상기 (e) 단계 이후, (f) 상기 절연층, 글래스 코어층 및 수동칩의 상면과, 상기 보호층 및 제2 회로패턴의 하면을 각각 덮는 상부 및 하부 솔더 마스크층을 형성하는 단계; 및 (g) 상기 상부 및 하부 솔더 마스크층의 일부를 각각 제거하여, 상기 제1 회로패턴, 무선통신용 회로패턴 및 수동칩의 일부를 노출시키는 제1 개구를 갖는 상부 솔더 마스크 패턴과 상기 제2 및 제3 회로패턴의 일부를 노출시키는 제2 개구를 갖는 하부 솔더 마스크 패턴을 형성하는 단계;를 더 포함한다.After the step (e), the method further includes: (f) forming upper and lower solder mask layers which cover the upper surfaces of the insulating layer, the glass core layer, and the passive chip, and the lower surfaces of the protective layer and the second circuit pattern, respectively; and (g) removing portions of the upper and lower solder mask layers, thereby forming an upper solder mask pattern having a first opening exposing a portion of the first circuit pattern, the wireless communication circuit pattern, and the passive chip, and a lower solder mask pattern having a second opening exposing a portion of the second and third circuit patterns.

본 발명에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지는 절연층의 캐비티 내에 글래스 코어층이 매립되고, 글래스 코어층의 글래스 캐비티 내에 수동칩이 매립되는 것에 의해, 기판 두께를 증가시키는 것 없이 수동칩이 글래스 코어층 및 절연층과 일체화되는 수동칩 매립형 하이브리드 글래스 기판을 구현하는 것이 가능해질 수 있게 된다.A cavity-type passive chip-embedded hybrid glass substrate and a manufacturing method thereof according to the present invention and a semiconductor package thereof enable implementation of a passive chip-embedded hybrid glass substrate in which a glass core layer is embedded in a cavity of an insulating layer and a passive chip is embedded in a glass cavity of the glass core layer, thereby enabling the implementation of a passive chip-embedded hybrid glass substrate in which a passive chip is integrated with a glass core layer and an insulating layer without increasing the substrate thickness.

아울러, 본 발명에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지는 글래스 기판과 회로 기판이 결합된 하이브리드형 글래스 기판을 구현함으로써 글래스 코어층 상에는 5G 또는 6G 무선통신을 위한 안테나 회로를 형성하고, 회로 기판 상에는 전기적 연결 회로를 형성하여 5G 또는 6G 무선통신에 대응할 수 있게 된다.In addition, the cavity-type passive chip-embedded hybrid glass substrate according to the present invention, the manufacturing method thereof, and the semiconductor package thereof implement a hybrid glass substrate in which a glass substrate and a circuit board are combined, thereby forming an antenna circuit for 5G or 6G wireless communication on a glass core layer and forming an electrical connection circuit on the circuit board, thereby enabling support for 5G or 6G wireless communication.

또한, 본 발명에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지는 절연층의 캐비티 내에 글래스 코어층을 내장하고, 글래스 코어층의 글래스 캐비티 내에 수동칩을 삽입시켜 글래스 코어층과 수동칩을 안정적으로 보호할 수 있을 뿐만 아니라, 글래스 코어층의 글래스 캐비티 내에 내장된 수동칩 상에 능동칩을 직접 실장하여 신호전달 속도를 향상시킬 수 있게 된다.In addition, the cavity-type passive chip-embedded hybrid glass substrate and the manufacturing method thereof according to the present invention and the semiconductor package thereof embed a glass core layer in the cavity of an insulating layer and insert a passive chip into the glass cavity of the glass core layer, thereby stably protecting the glass core layer and the passive chip, and also directly mounting an active chip on the passive chip embedded in the glass cavity of the glass core layer, thereby improving the signal transmission speed.

이 결과, 본 발명에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지는 능동칩과 수동칩이 상하로 직접적인 전기적 연결이 이루어지는 것에 의해, EMIB((Embedded Multi-die Interconnect Bridge)와 같이, 수동칩이 능동칩의 연결에 사용되는 브리지의 역할을 수행하는 것에 의해, 신호전달 속도를 향상시킬 수 있게 된다.As a result, the cavity-type passive chip-embedded hybrid glass substrate and the manufacturing method thereof according to the present invention and the semiconductor package thereof can improve the signal transmission speed by having the passive chip perform the role of a bridge used for connecting the active chip, such as EMIB (Embedded Multi-die Interconnect Bridge), by having the active chip and the passive chip directly electrically connected vertically.

도 1은 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 갖는 반도체 패키지를 나타낸 단면도.
도 3 내지 도 13은 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법을 나타낸 공정 단면도.FIG. 1 is a cross-sectional view showing a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a semiconductor package having a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention.
FIGS. 3 to 13 are cross-sectional process views showing a method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.The advantages and features of the present invention, and the methods for achieving them, will become clearer with reference to the embodiments described in detail below together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and these embodiments are provided only to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the invention, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 그 제조 방법과 이의 반도체 패키지에 관하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the attached drawings, a cavity-type passive chip-embedded hybrid glass substrate and a manufacturing method thereof and a semiconductor package thereof according to a preferred embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 나타낸 단면도이다.FIG. 1 is a cross-sectional view showing a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판(100)은 절연층(110), 제1 회로패턴(120), 글래스 코어층(130), 무선통신용 회로패턴(140), 수동칩(150), 보호층(160), 제2 회로패턴(170) 및 제3 회로패턴(180)을 포함한다.Referring to FIG. 1, a cavity-type passive chip-embedded hybrid glass substrate (100) according to an embodiment of the present invention includes an insulating layer (110), a first circuit pattern (120), a glass core layer (130), a wireless communication circuit pattern (140), a passive chip (150), a protective layer (160), a second circuit pattern (170), and a third circuit pattern (180).

절연층(110)은 상면(110a) 및 상면(110a)에 반대되는 하면(110b)을 갖는다. 이러한 절연층(110)은 상면(110a) 및 하면(110b)을 관통하는 캐비티(C)를 갖는다. 이때, 캐비티(C)는 절연층(110)의 상면(110a) 및 하면(110b)을 관통하며, 절연층(110)의 중앙 부분에 배치되는 것이 바람직하다.The insulating layer (110) has an upper surface (110a) and a lower surface (110b) opposite to the upper surface (110a). The insulating layer (110) has a cavity (C) penetrating the upper surface (110a) and the lower surface (110b). At this time, the cavity (C) penetrating the upper surface (110a) and the lower surface (110b) of the insulating layer (110) is preferably arranged in the central portion of the insulating layer (110).

절연층(110)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다.The insulating layer (110) may be made of one or more materials selected from prepreg, polyimide resin, epoxy resin, PID (Photo-Imageable Dielectric), etc.

제1 회로패턴(120)은 절연층(110)의 상면(110a), 하면(110b) 및 내부에 배치된다.The first circuit pattern (120) is arranged on the upper surface (110a), lower surface (110b) and inside of the insulating layer (110).

이러한 제1 회로패턴(120)은 전도성이 우수한 금속 물질로 이루어지는 것이 바람직하다. 이를 위해, 제1 회로패턴(120)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으나, 이에 제한되는 것은 아니다.It is preferable that the first circuit pattern (120) be made of a metal material having excellent conductivity. To this end, the first circuit pattern (120) may be formed of one or more materials selected from gold (Au), silver (Ag), copper (Cu), nickel (Ni), titanium (Ti), aluminum (Al), chromium (Cr), etc., but is not limited thereto.

제1 회로패턴(120)은 제1 상부 회로패턴(122), 제1 하부 회로패턴(124) 및 제1 비아 전극(126)을 포함한다.The first circuit pattern (120) includes a first upper circuit pattern (122), a first lower circuit pattern (124), and a first via electrode (126).

제1 상부 회로패턴(122)은 절연층(110)의 상면(110a)에 형성된다. 이러한 제1 상부 회로패턴(122)은 절연층(110) 상면(110a) 상에 돌출되도록 배치될 수 있다.The first upper circuit pattern (122) is formed on the upper surface (110a) of the insulating layer (110). The first upper circuit pattern (122) may be positioned to protrude on the upper surface (110a) of the insulating layer (110).

제1 하부 회로패턴(124)은 절연층(110)의 하면(110b)에 형성된다. 이러한 제1 하부 회로패턴(124)은 절연층(110) 하면(110b) 상에 돌출되도록 배치될 수 있다.The first lower circuit pattern (124) is formed on the lower surface (110b) of the insulating layer (110). This first lower circuit pattern (124) can be positioned to protrude on the lower surface (110b) of the insulating layer (110).

제1 비아 전극(126)은 절연층(110)의 상면(110a) 및 하면(110b)을 관통하여, 제1 상부 회로패턴(122) 및 제1 하부 회로패턴(124)을 전기적으로 연결한다.The first via electrode (126) penetrates the upper surface (110a) and the lower surface (110b) of the insulating layer (110) to electrically connect the first upper circuit pattern (122) and the first lower circuit pattern (124).

글래스 코어층(130)은 상면(130a) 및 상면(130a)에 반대되는 하면(130b)을 갖는다. 이러한 글래스 코어층(130)은 5G 또는 6G 무선통신에 대응하기 위해 글래스 재질을 사용하는 것이 바람직하다.The glass core layer (130) has an upper surface (130a) and a lower surface (130b) opposite to the upper surface (130a). It is preferable that the glass core layer (130) uses a glass material to support 5G or 6G wireless communication.

이때, 글래스 코어층(130)은 절연층(110)의 캐비티(C) 내에 매립된다. 아울러, 글래스 코어층(130)은 글래스 코어층(130)의 상면(130a) 및 하면(130b)을 관통하는 글래스 캐비티(GC)를 갖는다. 이러한 글래스 캐비티(GC)는 글래스 코어층(130)의 중앙 부분에 배치될 수 있다.At this time, the glass core layer (130) is embedded in the cavity (C) of the insulating layer (110). In addition, the glass core layer (130) has a glass cavity (GC) penetrating the upper surface (130a) and the lower surface (130b) of the glass core layer (130). This glass cavity (GC) may be arranged in the central portion of the glass core layer (130).

글래스 코어층(130)의 상면(130a)은 절연층(110)의 상면(110a)과 동일 선상에 배치될 수 있다. 아울러, 글래스 코어층(130)의 하면(130b)은 절연층(110)의 하면(110b)과 동일한 선상에 배치되거나, 절연층(110)의 하면(110b) 보다 높은 위치에 배치될 수 있다. 이에 따라, 글래스 캐비티(GC)는 캐비티(C)의 높이와 동일하거나, 또는 낮은 높이를 갖는다.The upper surface (130a) of the glass core layer (130) may be arranged on the same line as the upper surface (110a) of the insulating layer (110). In addition, the lower surface (130b) of the glass core layer (130) may be arranged on the same line as the lower surface (110b) of the insulating layer (110), or may be arranged at a higher position than the lower surface (110b) of the insulating layer (110). Accordingly, the glass cavity (GC) has a height that is the same as or lower than the height of the cavity (C).

무선통신용 회로패턴(140)은 글래스 코어층(130)의 상면(130a), 하면(130b) 및 내부에 배치된다. 이러한 무선통신용 회로패턴(140)은 5G 또는 6G 무선통신을 위한 안테나 회로로 사용된다.A circuit pattern (140) for wireless communication is arranged on the upper surface (130a), lower surface (130b) and inside of the glass core layer (130). This circuit pattern (140) for wireless communication is used as an antenna circuit for 5G or 6G wireless communication.

이를 위해, 무선통신용 회로패턴(140)은 전도성이 우수한 금속 물질로 이루어지는 것이 바람직하다. 이를 위해, 무선통신용 회로패턴(140)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으나, 이에 제한되는 것은 아니다.To this end, it is preferable that the wireless communication circuit pattern (140) be made of a metal material having excellent conductivity. To this end, the wireless communication circuit pattern (140) may be formed of one or more materials selected from gold (Au), silver (Ag), copper (Cu), nickel (Ni), titanium (Ti), aluminum (Al), chromium (Cr), etc., but is not limited thereto.

무선통신용 회로패턴(140)은 무선통신용 상부 회로패턴(142), 무선통신용 하부 회로패턴(144) 및 무선통신용 비아 전극(146)을 포함한다.The circuit pattern (140) for wireless communication includes an upper circuit pattern (142) for wireless communication, a lower circuit pattern (144) for wireless communication, and a via electrode (146) for wireless communication.

무선통신용 상부 회로패턴(142)은 글래스 코어층(130)의 상면(130a)에 형성된다. 이러한 무선통신용 상부 회로패턴(142)은 글래스 코어층(130)의 상면(130a) 상에 돌출되도록 배치될 수 있다.The upper circuit pattern (142) for wireless communication is formed on the upper surface (130a) of the glass core layer (130). This upper circuit pattern (142) for wireless communication can be positioned so as to protrude on the upper surface (130a) of the glass core layer (130).

무선통신용 하부 회로패턴(144)은 글래스 코어층(130)의 하면(130b)에 형성된다. 이러한 무선통신용 하부 회로패턴(144)은 글래스 코어층(130)의 하면(130b) 상에 돌출되도록 배치될 수 있다.The lower circuit pattern (144) for wireless communication is formed on the lower surface (130b) of the glass core layer (130). This lower circuit pattern (144) for wireless communication can be positioned to protrude on the lower surface (130b) of the glass core layer (130).

무선통신용 비아 전극(146)은 글래스 코어층(130)의 상면(130a) 및 하면(130b)을 관통하여, 무선통신용 상부 회로패턴(142) 및 무선통신용 하부 회로패턴(144)을 전기적으로 연결한다.A wireless communication via electrode (146) penetrates the upper surface (130a) and the lower surface (130b) of the glass core layer (130) to electrically connect the upper circuit pattern (142) for wireless communication and the lower circuit pattern (144) for wireless communication.

수동칩(150)은 글래스 코어층(130)의 글래스 캐비티(GC) 내에 삽입된다. 이러한 수동칩(150)은 글래스 캐비티(GC)의 높이와 동일하거나 낮은 높이를 갖는 것이 바람직하다.The passive chip (150) is inserted into the glass cavity (GC) of the glass core layer (130). It is preferable that the passive chip (150) have a height equal to or lower than the height of the glass cavity (GC).

수동칩(150)은 적층세라믹콘덴서(MLCC), 커패시터, 저항 및 인덕터 중 적어도 어느 하나를 포함한다.The passive chip (150) includes at least one of a multilayer ceramic capacitor (MLCC), a capacitor, a resistor, and an inductor.

이러한 수동칩(150)은 제1 전극 단자(152) 및 제2 전극 단자(154)를 구비한다. 수동칩(150)의 제1 전극 단자(152)는 수동칩(150)의 상측에 배치되어 글래스 코어층(130)의 상면(130a)과 대응되는 위치에 배치되고, 수동칩(150)의 제2 전극 단자(154)는 수동칩(150)의 하측에 배치되어 글래스 코어층(130)의 하면(130b)과 대응되는 위치에 배치된다.This passive chip (150) has a first electrode terminal (152) and a second electrode terminal (154). The first electrode terminal (152) of the passive chip (150) is arranged on the upper side of the passive chip (150) and is arranged at a position corresponding to the upper surface (130a) of the glass core layer (130), and the second electrode terminal (154) of the passive chip (150) is arranged on the lower side of the passive chip (150) and is arranged at a position corresponding to the lower surface (130b) of the glass core layer (130).

이때, 수동칩(150)은 글래스 캐비티(GC) 내에 삽입되어 매립되고, 수동칩(150)의 제1 전극 단자(152)가 글래스 코어층(130)의 상면(130a)과 동일 선상에 배치되는 것이 바람직하다.At this time, the passive chip (150) is inserted and embedded in the glass cavity (GC), and it is preferable that the first electrode terminal (152) of the passive chip (150) be arranged on the same line as the upper surface (130a) of the glass core layer (130).

이와 같이, 본 발명에서는 절연층(110)의 캐비티(C) 내에 글래스 코어층(130)이 매립되고, 글래스 코어층(130)의 글래스 캐비티(GC) 내에 수동칩(150)이 매립되는 것에 의해, 기판 두께를 증가시키는 것 없이 수동칩(150)이 글래스 코어층(130) 및 절연층(110)과 일체화되는 수동칩 매립형 하이브리드 글래스 기판(100)을 구현하는 것이 가능해질 수 있게 된다.In this way, in the present invention, a glass core layer (130) is embedded in a cavity (C) of an insulating layer (110), and a passive chip (150) is embedded in a glass cavity (GC) of the glass core layer (130), thereby making it possible to implement a passive chip-embedded hybrid glass substrate (100) in which the passive chip (150) is integrated with the glass core layer (130) and the insulating layer (110) without increasing the substrate thickness.

보호층(160)은 절연층(110), 글래스 코어층(130) 및 수동칩(150)의 하면을 덮는다.The protective layer (160) covers the lower surface of the insulating layer (110), the glass core layer (130), and the passive chip (150).

이러한 보호층(160)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, 아미노 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있으나, 이에 제한되는 것은 아니다.This protective layer (160) may be formed of one or more materials selected from prepreg, polyimide resin, epoxy resin, amino resin, urea resin, melamine resin, unsaturated polyester resin, polyurethane resin, etc., but is not limited thereto.

이때, 보호층(160)은 절연층(110), 글래스 코어층(130) 및 수동칩(150)의 하면 전체를 덮으면서, 절연층(110)의 캐비티(C) 및 글래스 코어층(130)의 글래스 캐비티(GC) 내에 일부가 충진되어 있을 수 있다.At this time, the protective layer (160) may cover the entire lower surface of the insulating layer (110), the glass core layer (130), and the passive chip (150), and may be partially filled within the cavity (C) of the insulating layer (110) and the glass cavity (GC) of the glass core layer (130).

이에 따라, 본 발명의 하이브리드 글래스 기판(100)은 절연층(110)의 캐비티(C) 내에 글래스 코어층(130)이 내장되고, 글래스 코어층(130)의 글래스 캐비티(GC) 내에 수동칩(150)이 삽입되고, 보호층(160)에 의해 글래스 코어층(130)과 수동칩(150)이 안정적으로 보호되는 구조를 갖는다.Accordingly, the hybrid glass substrate (100) of the present invention has a structure in which a glass core layer (130) is embedded in a cavity (C) of an insulating layer (110), a passive chip (150) is inserted in a glass cavity (GC) of the glass core layer (130), and the glass core layer (130) and the passive chip (150) are stably protected by a protective layer (160).

제2 회로패턴(170)은 보호층(160)의 하면 및 내부에 배치되어, 제1 회로패턴(120)에 전기적으로 연결된다.The second circuit pattern (170) is arranged on the lower surface and inside of the protective layer (160) and is electrically connected to the first circuit pattern (120).

이러한 제2 회로패턴(170)은 전도성이 우수한 금속 물질로 이루어지는 것이 바람직하다. 이를 위해, 제2 회로패턴(170)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으나, 이에 제한되는 것은 아니다.It is preferable that the second circuit pattern (170) is made of a metal material having excellent conductivity. To this end, the second circuit pattern (170) may be formed of one or more materials selected from gold (Au), silver (Ag), copper (Cu), nickel (Ni), titanium (Ti), aluminum (Al), chromium (Cr), etc., but is not limited thereto.

제2 회로패턴(170)은 제2 하부 회로패턴(172) 및 제2 비아 전극(174)을 포함한다.The second circuit pattern (170) includes a second lower circuit pattern (172) and a second via electrode (174).

제2 하부 회로패턴(172)은 보호층(160)의 하면에 형성된다. 이러한 제2 하부 회로패턴(172)은 보호층(160)의 하면 상에 돌출되도록 배치될 수 있다.The second lower circuit pattern (172) is formed on the lower surface of the protective layer (160). This second lower circuit pattern (172) can be positioned to protrude on the lower surface of the protective layer (160).

제2 비아 전극(174)은 보호층(160)의 상면 및 하면을 관통하여, 제1 하부 회로패턴(124)과 전기적으로 연결된다. 이와 같이, 제2 비아 전극(174)과 제1 하부 회로패턴(124) 간의 전기적 연결에 의해, 제1 회로패턴(120)과 제2 회로패턴(170)이 상호 전기적으로 연결된다.The second via electrode (174) penetrates the upper and lower surfaces of the protective layer (160) and is electrically connected to the first lower circuit pattern (124). In this way, the first circuit pattern (120) and the second circuit pattern (170) are electrically connected to each other by the electrical connection between the second via electrode (174) and the first lower circuit pattern (124).

제3 회로패턴(180)은 보호층(160)의 하면 및 내부에 배치되어, 무선통신용 회로패턴(140) 및 수동칩(150)에 전기적으로 연결된다.The third circuit pattern (180) is arranged on the lower surface and inside of the protective layer (160) and is electrically connected to the wireless communication circuit pattern (140) and the passive chip (150).

이러한 제3 회로패턴(180)은 전도성이 우수한 금속 물질로 이루어지는 것이 바람직하다. 이를 위해, 제3 회로패턴(180)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으나, 이에 제한되는 것은 아니다.It is preferable that the third circuit pattern (180) be made of a metal material having excellent conductivity. To this end, the third circuit pattern (180) may be formed of one or more materials selected from gold (Au), silver (Ag), copper (Cu), nickel (Ni), titanium (Ti), aluminum (Al), chromium (Cr), etc., but is not limited thereto.

제3 회로패턴(180)은 제3 하부 회로패턴(182) 및 제3 비아 전극(184)을 포함한다.The third circuit pattern (180) includes a third lower circuit pattern (182) and a third via electrode (184).

제3 하부 회로패턴(182)은 보호층(160)의 하면에서 제2 하부 회로패턴(172)과 이격되도록 형성된다. 이러한 제3 하부 회로패턴(182)은 글래스 코어층(130) 및 수동 칩(150)과 대응되는 위치에 배치되는 것이 바람직하다.The third lower circuit pattern (182) is formed so as to be spaced apart from the second lower circuit pattern (172) on the lower surface of the protective layer (160). It is preferable that the third lower circuit pattern (182) be positioned corresponding to the glass core layer (130) and the passive chip (150).

제3 비아 전극(184)은 보호층(160)의 상면 및 하면을 관통하여, 무선통신용 하부 회로패턴(144) 및 수동칩(150)의 제2 전극 단자(154)에 전기적으로 연결된다. 이와 같이, 제3 비아 전극(184)이 무선통신용 하부 회로패턴(144) 및 수동칩(150)의 제2 전극 단자(154)에 전기적으로 연결되는 것에 의해, 제3 회로패턴(180)은 무선통신용 회로패턴(140) 및 수동칩(150)과 전기적인 접속이 이루어지게 된다.The third via electrode (184) penetrates the upper and lower surfaces of the protective layer (160) and is electrically connected to the lower circuit pattern (144) for wireless communication and the second electrode terminal (154) of the passive chip (150). In this way, by electrically connecting the third via electrode (184) to the lower circuit pattern (144) for wireless communication and the second electrode terminal (154) of the passive chip (150), the third circuit pattern (180) is electrically connected to the wireless communication circuit pattern (140) and the passive chip (150).

여기서, 제2 및 제3 회로패턴(170, 180)은 동일한 층에서 동일한 물질로 형성되는 것이 바람직하다.Here, it is preferable that the second and third circuit patterns (170, 180) are formed of the same material in the same layer.

또한, 본 발명의 실시예에 따른 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판(100)은 상부 솔더 마스크 패턴(192) 및 하부 솔더 마스크 패턴(194)을 더 포함할 수 있다.In addition, the cavity type passive chip-embedded hybrid glass substrate (100) according to an embodiment of the present invention may further include an upper solder mask pattern (192) and a lower solder mask pattern (194).

상부 솔더 마스크 패턴(192)은 절연층(110), 글래스 코어층(130) 및 수동칩(150)의 상면을 덮으며, 제1 회로패턴(120), 무선통신용 회로패턴(140) 및 수동칩(150)의 일부를 노출시키는 제1 개구(G1)를 갖는다.The upper solder mask pattern (192) covers the upper surface of the insulating layer (110), the glass core layer (130), and the passive chip (150), and has a first opening (G1) that exposes the first circuit pattern (120), the wireless communication circuit pattern (140), and a portion of the passive chip (150).

여기서, 제1 개구(G1)는 제1 상부 회로패턴(122), 무선통신용 상부 회로패턴(142) 및 수동칩(150)의 제1 전극 단자(152)의 일부를 각각 노출시키는 것이 바람직하다.Here, it is preferable that the first opening (G1) exposes a portion of the first upper circuit pattern (122), the upper circuit pattern for wireless communication (142), and the first electrode terminal (152) of the passive chip (150), respectively.

하부 솔더 마스크 패턴(194)은 보호층(160)의 하면과 제2 및 제3 회로패턴(170, 180)을 덮으며, 제2 및 제3 회로패턴(170, 180)의 일부를 각각 노출시키는 제2 개구(G2)를 갖는다.The lower solder mask pattern (194) covers the lower surface of the protective layer (160) and the second and third circuit patterns (170, 180), and has a second opening (G2) that exposes a portion of each of the second and third circuit patterns (170, 180).

이러한 상부 및 하부 솔더 마스크 패턴(192, 194) 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film) 및 에폭시(epoxy) 수지 중에서 선택된 1종 이상의 재질로 형성될 수 있다.Each of these upper and lower solder mask patterns (192, 194) may be formed of one or more materials selected from photo solder resist (PSR), liquid photosensitive coverlay, photo polyimide film, and epoxy resin.

도 2는 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 갖는 반도체 패키지를 나타낸 단면도이다.FIG. 2 is a cross-sectional view showing a semiconductor package having a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 갖는 반도체 패키지(300)는 하이브리드 글래스 기판(100), 능동칩(220) 및 외부접속단자(260)를 포함한다.Referring to FIG. 2, a semiconductor package (300) having a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention includes a hybrid glass substrate (100), an active chip (220), and an external connection terminal (260).

하이브리드 글래스 기판(100)은, 도 1을 참조하여 설명한 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판과 실질적으로 동일한 것이 이용될 수 있다.The hybrid glass substrate (100) may be substantially the same as the cavity-type passive chip-embedded hybrid glass substrate according to the embodiment of the present invention described with reference to FIG. 1.

능동칩(220)은 하이브리드 글래스 기판(100) 상에 실장된다. 이러한 능동칩(220)은 메모리 칩 및 구동 칩 중 적어도 하나를 포함한다.An active chip (220) is mounted on a hybrid glass substrate (100). The active chip (220) includes at least one of a memory chip and a driving chip.

이때, 본 발명의 하이브리드 글래스 기판(100)은 글래스 코어층(130)에 무선통신용 회로패턴(140)이 형성되고, 글래스 코어층(130)의 글래스 캐비티(GC) 내에 수동칩(150)이 매립된다.At this time, the hybrid glass substrate (100) of the present invention has a wireless communication circuit pattern (140) formed on a glass core layer (130), and a passive chip (150) embedded in a glass cavity (GC) of the glass core layer (130).

아울러, 글래스 코어층(130)의 상면(130a)에는 상부 솔더 마스크 패턴(192)이 형성되어, 능동칩(220)과 글래스 코어층(130) 및 수동칩(150) 간의 거리를 가깝게 제작하는 것을 가능하게 한다.In addition, an upper solder mask pattern (192) is formed on the upper surface (130a) of the glass core layer (130), enabling the active chip (220), the glass core layer (130), and the passive chip (150) to be manufactured to have a close distance.

특히, 본 발명에서, 능동칩(220)은 수동칩(150) 상에 직접 전기적으로 연결된다. 이를 위해, 능동칩(220)은 수동칩(150)과 대응되는 위치에 수직 적층되고, 수동칩(150)과 능동칩(220)은 수동칩(150)의 제1 전극 단자(152)와 능동칩(220)의 접속 단자 사이에 개재된 범프(240)를 매개로 직접적인 컨택 방식으로 전기적 연결이 이루어진다.In particular, in the present invention, the active chip (220) is directly electrically connected to the passive chip (150). To this end, the active chip (220) is vertically stacked at a position corresponding to the passive chip (150), and the passive chip (150) and the active chip (220) are electrically connected in a direct contact manner via a bump (240) interposed between the first electrode terminal (152) of the passive chip (150) and the connection terminal of the active chip (220).

이와 같이, 본 발명의 반도체 패키지(300)는, 능동칩(220)과 수동칩(150)이 좌우로 위치하여 간접적인 전기적 연결이 이루어지는 것이 아니라, 능동칩(220)과 수동칩(150)이 상하로 직접적인 전기적 연결이 이루어진다.In this way, in the semiconductor package (300) of the present invention, the active chip (220) and the passive chip (150) are not positioned left and right to form an indirect electrical connection, but the active chip (220) and the passive chip (150) are directly electrically connected vertically.

따라서, 본 발명의 반도체 패키지(300)는, EMIB((Embedded Multi-die Interconnect Bridge)와 같이, 수동칩(150)이 능동칩(220)의 연결에 사용되는 브리지의 역할을 수행하는 것에 의해, 신호전달 속도를 향상시키는 효과를 도모할 수 있다.Accordingly, the semiconductor package (300) of the present invention can achieve the effect of improving the signal transmission speed by having the passive chip (150) perform the role of a bridge used for connecting the active chip (220), such as an EMIB (Embedded Multi-die Interconnect Bridge).

외부접속단자(260)는 하이브리드 글래스 기판(100) 하부에 부착된다.The external connection terminal (260) is attached to the lower part of the hybrid glass substrate (100).

이때, 외부접속단자(260)는 제2 개구(G2)에 의해 노출된 제2 하부 회로패턴(172) 및 제3 하부 회로패턴(182)에 부착될 수 있다. 이러한 외부접속단자(260)로는 솔더 볼이 이용될 수 있다.At this time, the external connection terminal (260) can be attached to the second lower circuit pattern (172) and the third lower circuit pattern (182) exposed by the second opening (G2). A solder ball can be used as the external connection terminal (260).

전술한 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 이의 반도체 패키지는 절연층의 캐비티 내에 글래스 코어층이 매립되고, 글래스 코어층의 글래스 캐비티 내에 수동칩이 매립되는 것에 의해, 기판 두께를 증가시키는 것 없이 수동칩이 글래스 코어층 및 절연층과 일체화되는 수동칩 매립형 하이브리드 글래스 기판을 구현하는 것이 가능해질 수 있게 된다.The cavity-type passive chip-embedded hybrid glass substrate and the semiconductor package thereof according to the above-described embodiment of the present invention enable implementation of a passive chip-embedded hybrid glass substrate in which a glass core layer is embedded in a cavity of an insulating layer, and a passive chip is embedded in a glass cavity of the glass core layer, thereby enabling the passive chip to be integrated with the glass core layer and the insulating layer without increasing the substrate thickness.

아울러, 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 이의 반도체 패키지는 글래스 기판과 회로 기판이 결합된 하이브리드형 글래스 기판을 구현함으로써 글래스 코어층 상에는 5G 또는 6G 무선통신을 위한 안테나 회로를 형성하고, 회로 기판 상에는 전기적 연결 회로를 형성하여 5G 또는 6G 무선통신에 대응할 수 있게 된다.In addition, the cavity-type passive chip-embedded hybrid glass substrate and its semiconductor package according to an embodiment of the present invention implement a hybrid glass substrate in which a glass substrate and a circuit board are combined, thereby forming an antenna circuit for 5G or 6G wireless communication on a glass core layer and forming an electrical connection circuit on the circuit board, thereby enabling support for 5G or 6G wireless communication.

또한, 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 이의 반도체 패키지는 절연층의 캐비티 내에 글래스 코어층을 내장하고, 글래스 코어층의 글래스 캐비티 내에 수동칩을 삽입시켜 글래스 코어층과 수동칩을 안정적으로 보호할 수 있을 뿐만 아니라, 글래스 코어층의 글래스 캐비티 내에 내장된 수동칩 상에 능동칩을 직접 실장하여 신호전달 속도를 향상시킬 수 있게 된다.In addition, the hybrid glass substrate with a cavity type passive chip embedded therein and the semiconductor package thereof according to the embodiment of the present invention embeds a glass core layer in the cavity of an insulating layer, and inserts a passive chip into the glass cavity of the glass core layer, thereby stably protecting the glass core layer and the passive chip. In addition, the active chip is directly mounted on the passive chip embedded in the glass cavity of the glass core layer, thereby improving the signal transmission speed.

이 결과, 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 및 이의 반도체 패키지는 능동칩과 수동칩이 상하로 직접적인 전기적 연결이 이루어지는 것에 의해, EMIB((Embedded Multi-die Interconnect Bridge)와 같이, 수동칩이 능동칩의 연결에 사용되는 브리지의 역할을 수행하는 것에 의해, 신호전달 속도를 향상시킬 수 있게 된다.As a result, the cavity-type passive chip-embedded hybrid glass substrate and its semiconductor package according to the embodiment of the present invention can improve the signal transmission speed by having the passive chip perform the role of a bridge used for connecting the active chip, such as EMIB (Embedded Multi-die Interconnect Bridge), by having the active chip and the passive chip directly electrically connected vertically.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention will be described with reference to the attached drawings.

도 3 내지 도 13은 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법을 나타낸 공정 단면도이다.FIGS. 3 to 13 are process cross-sectional views showing a method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 양면에 제1 및 제2 씨드층(112, 114)이 형성된 절연층(110)을 준비한다.As shown in Fig. 3, an insulating layer (110) having first and second seed layers (112, 114) formed on both sides is prepared.

이때, 절연층(110)은 상면 및 상면에 반대되는 하면을 갖는다. 이러한 절연층(110)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, PID(Photo-Image able Dielectric) 등에서 선택된 어느 하나 이상의 재질이 이용될 수 있다. 보다 바람직하게, 양면에 제1 및 제2 씨드층(112, 114)이 형성된 절연층(110)으로는 CCL(copper clad laminate)이 이용될 수 있다.At this time, the insulating layer (110) has an upper surface and a lower surface opposite to the upper surface. This insulating layer (110) may be made of one or more materials selected from prepreg, polyimide resin, epoxy resin, PID (Photo-Imageable Dielectric), etc. More preferably, CCL (copper clad laminate) may be used as the insulating layer (110) having first and second seed layers (112, 114) formed on both sides.

다음으로, 도 4에 도시된 바와 같이, 절연층(110)과 제1 및 제2 씨드층(도 3의 112, 114)의 일부를 제거하여 관통홀(미도시)을 형성한 후, 제1 및 제2 씨드층을 매개로 도금 공정을 형성하여 제1 금속 회로층(미도시)을 형성한다.Next, as shown in Fig. 4, a through hole (not shown) is formed by removing a portion of the insulating layer (110) and the first and second seed layers (112, 114 of Fig. 3), and then a plating process is formed using the first and second seed layers as a medium to form a first metal circuit layer (not shown).

이때, 제1 금속 회로층은 전도성이 우수한 금속 물질로 이루어지는 것이 바람직하다. 이를 위해, 제1 금속 회로층은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으나, 이에 제한되는 것은 아니다.At this time, it is preferable that the first metal circuit layer is made of a metal material having excellent conductivity. To this end, the first metal circuit layer may be formed of one or more materials selected from gold (Au), silver (Ag), copper (Cu), nickel (Ni), titanium (Ti), aluminum (Al), chromium (Cr), etc., but is not limited thereto.

다음으로, 제1 금속 회로층을 선택적으로 패터닝하여, 절연층(110)의 상면(110a), 하면(110b) 및 내부에 배치된 제1 회로패턴(120)을 형성한다.Next, the first metal circuit layer is selectively patterned to form a first circuit pattern (120) arranged on the upper surface (110a), lower surface (110b) and inside of the insulating layer (110).

이러한 제1 회로패턴(120)은 절연층(110)의 상면(110a)에 형성된 제1 상부 회로패턴(122)과, 절연층(110)의 하면(110b)에 형성된 제1 하부 회로패턴(124)과, 절연층(110)의 상면(110a) 및 하면(110b)을 관통하여, 제1 상부 회로패턴(122) 및 제1 하부 회로패턴(124)을 전기적으로 연결된 제1 비아 전극(126)을 포함한다.This first circuit pattern (120) includes a first upper circuit pattern (122) formed on the upper surface (110a) of the insulating layer (110), a first lower circuit pattern (124) formed on the lower surface (110b) of the insulating layer (110), and a first via electrode (126) penetrating the upper surface (110a) and the lower surface (110b) of the insulating layer (110) to electrically connect the first upper circuit pattern (122) and the first lower circuit pattern (124).

도 5에 도시된 바와 같이, 제1 회로패턴(120)이 형성된 절연층(110)의 상면(110a) 및 하면(110b)을 관통하는 캐비티(C)를 형성한다.As shown in Fig. 5, a cavity (C) is formed that penetrates the upper surface (110a) and the lower surface (110b) of the insulating layer (110) on which the first circuit pattern (120) is formed.

이때, 캐비티(C)는 레이저 드릴링법, 레이저 트렌치 식각법, UV 레이저 식각법 및 포토리쏘그래피법 중 선택된 하나 이상의 방법으로 형성할 수 있다.At this time, the cavity (C) can be formed by one or more methods selected from laser drilling, laser trench etching, UV laser etching, and photolithography.

이러한 캐비티(C)는 절연층(110)의 상면(110a) 및 하면(110b)을 관통하며, 절연층(110)의 중앙 부분에 배치되도록 형성하는 것이 바람직하다. 이러한 캐비티(C)에 의해, 절연층(110)의 내벽이 외부로 노출된다.It is preferable that this cavity (C) penetrates the upper surface (110a) and the lower surface (110b) of the insulating layer (110) and be formed so as to be positioned in the central portion of the insulating layer (110). By this cavity (C), the inner wall of the insulating layer (110) is exposed to the outside.

다음으로, 도 6에 도시된 바와 같이, 절연층(110)의 상면(110a) 및 캐비티(C)를 덮는 캐리어 필름(250)을 부착한다. 이에 따라, 제1 회로패턴(120) 및 캐비티(C)가 형성된 절연층(110)의 상면(110a)이 캐리어 필름(250)에 의해 덮이는 형태로 고정될 수 있다.Next, as shown in Fig. 6, a carrier film (250) covering the upper surface (110a) of the insulating layer (110) and the cavity (C) is attached. Accordingly, the upper surface (110a) of the insulating layer (110) on which the first circuit pattern (120) and the cavity (C) are formed can be fixed in a form covered by the carrier film (250).

도 7에 도시된 바와 같이, 절연층(110)과 이격된 하부에 글래스 캐비티(GC)와 무선통신용 회로패턴(140)이 형성된 글래스 코어층(130)을 위치 정렬시킨다.As shown in Fig. 7, a glass core layer (130) having a glass cavity (GC) and a wireless communication circuit pattern (140) formed at the lower portion spaced from the insulating layer (110) is aligned.

다음으로, 도 8에 도시된 바와 같이, 절연층(110)의 캐비티(C) 내에 글래스 캐비티(GC)와 무선통신용 회로패턴(140)이 형성된 글래스 코어층(130)을 삽입하여 캐리어 필름(250)에 부착한다.Next, as shown in Fig. 8, a glass core layer (130) in which a glass cavity (GC) and a circuit pattern (140) for wireless communication are formed is inserted into the cavity (C) of the insulating layer (110) and attached to a carrier film (250).

이에 따라, 글래스 코어층(130)은 절연층(110)의 캐비티(C) 내에 매립된다.Accordingly, the glass core layer (130) is embedded in the cavity (C) of the insulating layer (110).

여기서, 글래스 코어층(130)은 상면(130a) 및 상면(130a)에 반대되는 하면(130b)을 갖는다. 이러한 글래스 코어층(130)은 5G 또는 6G 무선통신에 대응하기 위해 글래스 재질을 사용하는 것이 바람직하다.Here, the glass core layer (130) has an upper surface (130a) and a lower surface (130b) opposite to the upper surface (130a). It is preferable that the glass core layer (130) uses a glass material to correspond to 5G or 6G wireless communication.

아울러, 글래스 캐비티(GC)는 글래스 코어층(130)의 중앙 부분에 배치될 수 있다.Additionally, the glass cavity (GC) may be placed in the central portion of the glass core layer (130).

여기서, 글래스 코어층(130)의 상면(130a)은 절연층(110)의 상면(110a)과 동일 선상에 배치될 수 있다. 아울러, 글래스 코어층(130)의 하면(130b)은 절연층(110)의 하면(110b)과 동일한 선상에 배치되거나, 절연층(110)의 하면(110b) 보다 높은 위치에 배치될 수 있다. 이에 따라, 글래스 캐비티(GC)는 캐비티(C)의 높이와 동일하거나, 또는 낮은 높이를 갖는다.Here, the upper surface (130a) of the glass core layer (130) may be arranged on the same line as the upper surface (110a) of the insulating layer (110). In addition, the lower surface (130b) of the glass core layer (130) may be arranged on the same line as the lower surface (110b) of the insulating layer (110), or may be arranged at a higher position than the lower surface (110b) of the insulating layer (110). Accordingly, the glass cavity (GC) has a height that is the same as or lower than the height of the cavity (C).

무선통신용 회로패턴(140)은 글래스 코어층(130)의 상면(130a), 하면(130b) 및 내부에 배치된다. 이러한 무선통신용 회로패턴(140)은 5G 또는 6G 무선통신을 위한 안테나 회로의 기능을 수행한다.A circuit pattern (140) for wireless communication is arranged on the upper surface (130a), lower surface (130b) and inside of the glass core layer (130). This circuit pattern (140) for wireless communication performs the function of an antenna circuit for 5G or 6G wireless communication.

이를 위해, 무선통신용 회로패턴(140)은 전도성이 우수한 금속 물질로 이루어지는 것이 바람직하다. 이를 위해, 무선통신용 회로패턴(140)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으나, 이에 제한되는 것은 아니다.To this end, it is preferable that the wireless communication circuit pattern (140) be made of a metal material having excellent conductivity. To this end, the wireless communication circuit pattern (140) may be formed of one or more materials selected from gold (Au), silver (Ag), copper (Cu), nickel (Ni), titanium (Ti), aluminum (Al), chromium (Cr), etc., but is not limited thereto.

무선통신용 회로패턴(140)은 글래스 코어층(130)의 상면(130a)에 형성된 무선통신용 상부 회로패턴(142)과, 글래스 코어층(130)의 하면(130b)에 형성된 무선통신용 하부 회로패턴(144)과, 글래스 코어층(130)의 상면(130a) 및 하면(130b)을 관통하여, 무선통신용 상부 회로패턴(142) 및 무선통신용 하부 회로패턴(144)을 전기적으로 연결하는 무선통신용 비아 전극(146)을 포함한다.The wireless communication circuit pattern (140) includes an upper wireless communication circuit pattern (142) formed on an upper surface (130a) of a glass core layer (130), a lower wireless communication circuit pattern (144) formed on a lower surface (130b) of the glass core layer (130), and a wireless communication via electrode (146) penetrating the upper surface (130a) and the lower surface (130b) of the glass core layer (130) to electrically connect the upper wireless communication circuit pattern (142) and the lower wireless communication circuit pattern (144).

도 9에 도시된 바와 같이, 글래스 캐비티(GC) 내에 수동칩(150)을 삽입한다. 이러한 수동칩(150)은 글래스 캐비티(GC)의 높이와 동일하거나 낮은 높이를 갖는 것이 바람직하다.As shown in Fig. 9, a manual chip (150) is inserted into the glass cavity (GC). It is preferable that the manual chip (150) have a height equal to or lower than the height of the glass cavity (GC).

수동칩(150)은 적층세라믹콘덴서(MLCC), 커패시터, 저항 및 인덕터 중 적어도 어느 하나를 포함한다.The passive chip (150) includes at least one of a multilayer ceramic capacitor (MLCC), a capacitor, a resistor, and an inductor.

이러한 수동칩(150)은 제1 전극 단자(152) 및 제2 전극 단자(154)를 구비한다. 수동칩(150)의 제1 전극 단자(152)는 수동칩(150)의 상측에 배치되어 글래스 코어층(130)의 상면(130a)과 대응되는 위치에 배치되고, 수동칩(150)의 제2 전극 단자(154)는 수동칩(150)의 하측에 배치되어 글래스 코어층(130)의 하면(130b)과 대응되는 위치에 배치된다.This passive chip (150) has a first electrode terminal (152) and a second electrode terminal (154). The first electrode terminal (152) of the passive chip (150) is arranged on the upper side of the passive chip (150) and is arranged at a position corresponding to the upper surface (130a) of the glass core layer (130), and the second electrode terminal (154) of the passive chip (150) is arranged on the lower side of the passive chip (150) and is arranged at a position corresponding to the lower surface (130b) of the glass core layer (130).

본 단계에서, 수동칩(150)은 글래스 캐비티(GC) 내에 삽입되어 매립되고, 수동칩(150)의 제1 전극 단자(152)가 글래스 코어층(130)의 상면(130a)과 동일 선상에 배치된다.In this step, the passive chip (150) is inserted and embedded in the glass cavity (GC), and the first electrode terminal (152) of the passive chip (150) is arranged on the same line as the upper surface (130a) of the glass core layer (130).

이와 같이, 본 발명에서는 절연층(110)의 캐비티(C) 내에 글래스 코어층(130)이 매립되고, 글래스 코어층(130)의 글래스 캐비티(GC) 내에 수동칩(150)이 매립되는 것에 의해, 기판 두께를 증가시키는 것 없이 수동칩(150)이 글래스 코어층(130) 및 절연층(110)과 일체화되는 수동칩 매립형 하이브리드 글래스 기판을 구현하는 것이 가능해질 수 있게 된다.In this way, in the present invention, a glass core layer (130) is embedded in a cavity (C) of an insulating layer (110), and a passive chip (150) is embedded in a glass cavity (GC) of the glass core layer (130), thereby making it possible to implement a passive chip-embedded hybrid glass substrate in which the passive chip (150) is integrated with the glass core layer (130) and the insulating layer (110) without increasing the substrate thickness.

도 10에 도시된 바와 같이, 절연층(110), 글래스 코어층(130) 및 수동칩(150)의 하면을 덮는 보호층(160)을 형성한다.As shown in Fig. 10, a protective layer (160) covering the lower surface of the insulating layer (110), the glass core layer (130), and the passive chip (150) is formed.

이때, 보호층(160)은 노출된 하면에 부착된 금속 씨드층(162)을 구비하는 것이 바람직하다.At this time, it is preferable that the protective layer (160) has a metal seed layer (162) attached to the exposed lower surface.

이러한 보호층(160)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, 아미노 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있으나, 이에 제한되는 것은 아니다.This protective layer (160) may be formed of one or more materials selected from prepreg, polyimide resin, epoxy resin, amino resin, urea resin, melamine resin, unsaturated polyester resin, polyurethane resin, etc., but is not limited thereto.

이때, 보호층(160)은 절연층(110), 글래스 코어층(130) 및 수동칩(150)의 하면 전체를 덮으면서, 절연층(110)의 캐비티(C) 및 글래스 코어층(130)의 글래스 캐비티(GC) 내에 일부가 충진되어 있을 수 있다.At this time, the protective layer (160) may cover the entire lower surface of the insulating layer (110), the glass core layer (130), and the passive chip (150), and may be partially filled within the cavity (C) of the insulating layer (110) and the glass cavity (GC) of the glass core layer (130).

따라서, 절연층(110)의 캐비티(C) 내에 글래스 코어층(130)이 내장되고, 글래스 코어층(130)의 글래스 캐비티(GC) 내에 수동칩(150)이 삽입되고, 보호층(160)에 의해 글래스 코어층(130)과 수동칩(150)이 안정적으로 보호될 수 있다.Accordingly, a glass core layer (130) is embedded in the cavity (C) of the insulating layer (110), a passive chip (150) is inserted into the glass cavity (GC) of the glass core layer (130), and the glass core layer (130) and the passive chip (150) can be stably protected by the protective layer (160).

다음으로, 도 11에 도시된 바와 같이, 절연층(110), 글래스 코어층(130) 및 수동칩(150)으로부터 캐리어 필름(도 10의 250)을 제거한다.Next, as shown in Fig. 11, the carrier film (250 in Fig. 10) is removed from the insulating layer (110), the glass core layer (130), and the passive chip (150).

이에 따라, 절연층(110), 글래스 코어층(130) 및 수동칩(150)이 외부로 노출된다.Accordingly, the insulating layer (110), the glass core layer (130), and the passive chip (150) are exposed to the outside.

도 12에 도시된 바와 같이, 보호층(160) 및 금속 씨드층(도 11의 162)의 일부를 제거하여 비아홀(미도시)을 형성한 후, 금속 씨드층을 매개로 도금 공정을 형성하여 제2 금속 회로층(미도시)을 형성한다. As shown in Fig. 12, a portion of the protective layer (160) and the metal seed layer (162 of Fig. 11) is removed to form a via hole (not shown), and then a plating process is formed using the metal seed layer as a medium to form a second metal circuit layer (not shown).

여기서, 제2 금속 회로층은 전도성이 우수한 금속 물질로 이루어지는 것이 바람직하다. 이를 위해, 제2 금속 회로층은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 이상의 재질로 형성될 수 있으나, 이에 제한되는 것은 아니다.Here, it is preferable that the second metal circuit layer is made of a metal material having excellent conductivity. To this end, the second metal circuit layer may be formed of one or more materials selected from gold (Au), silver (Ag), copper (Cu), nickel (Ni), titanium (Ti), aluminum (Al), chromium (Cr), etc., but is not limited thereto.

다음으로, 제2 금속 회로층을 선택적으로 패터닝하여, 보호층(160)의 하면 및 내부에 제1 회로패턴(120)과 연결된 제2 회로패턴(170)과, 무선통신용 회로패턴(140) 및 수동칩(150)에 연결된 제3 회로패턴(180)을 형성한다.Next, the second metal circuit layer is selectively patterned to form a second circuit pattern (170) connected to the first circuit pattern (120) on the lower surface and inside of the protective layer (160), and a third circuit pattern (180) connected to the wireless communication circuit pattern (140) and the passive chip (150).

이에 따라, 제2 및 제3 회로패턴(170, 180)은 동일한 층에서 동일한 물질로 형성된다.Accordingly, the second and third circuit patterns (170, 180) are formed of the same material in the same layer.

제2 회로패턴(170)은 보호층(160)의 하면에 형성된 제2 하부 회로패턴(172)과, 보호층(160)의 상면 및 하면을 관통하여, 제1 하부 회로패턴(124)과 전기적으로 연결된 제2 비아 전극(174)을 포함한다. 이때, 제2 비아 전극(174)과 제1 하부 회로패턴(124) 간의 전기적 연결에 의해, 제1 회로패턴(120)과 제2 회로패턴(170)이 상호 전기적으로 연결된다.The second circuit pattern (170) includes a second lower circuit pattern (172) formed on the lower surface of the protective layer (160), and a second via electrode (174) that penetrates the upper and lower surfaces of the protective layer (160) and is electrically connected to the first lower circuit pattern (124). At this time, the first circuit pattern (120) and the second circuit pattern (170) are electrically connected to each other by the electrical connection between the second via electrode (174) and the first lower circuit pattern (124).

제3 회로패턴(180)은 보호층(160)의 하면에 제2 하부 회로패턴(172)과 이격되도록 형성된 제3 하부 회로패턴(182)과, 보호층(160)의 상면 및 하면을 관통하여, 무선통신용 하부 회로패턴(144) 및 수동칩(150)의 제2 전극 단자(154)에 전기적으로 연결된 제3 비아 전극(184)을 포함한다. 이러한 제3 하부 회로패턴(182)은 글래스 코어층(130) 및 수동 칩(150)과 대응되는 위치에 배치되는 것이 바람직하다.The third circuit pattern (180) includes a third lower circuit pattern (182) formed on the lower surface of the protective layer (160) so as to be spaced apart from the second lower circuit pattern (172), and a third via electrode (184) electrically connected to the lower circuit pattern (144) for wireless communication and the second electrode terminal (154) of the passive chip (150) by penetrating the upper and lower surfaces of the protective layer (160). It is preferable that the third lower circuit pattern (182) be arranged at a position corresponding to the glass core layer (130) and the passive chip (150).

이와 같이, 제3 비아 전극(184)이 무선통신용 하부 회로패턴(144) 및 수동칩(150)의 제2 전극 단자(154)에 전기적으로 연결되는 것에 의해, 제3 회로패턴(180)은 무선통신용 회로패턴(140) 및 수동칩(150)과 전기적인 접속이 이루어지게 된다.In this way, by electrically connecting the third via electrode (184) to the lower circuit pattern (144) for wireless communication and the second electrode terminal (154) of the passive chip (150), the third circuit pattern (180) is electrically connected to the circuit pattern (140) for wireless communication and the passive chip (150).

도 13에 도시된 바와 같이, 절연층(110), 글래스 코어층(130) 및 수동칩(150)의 상면과, 보호층(160), 제2 및 제3 회로패턴(170, 180)의 하면을 각각 덮는 상부 및 하부 솔더 마스크층(미도시)을 형성한다.As shown in Fig. 13, upper and lower solder mask layers (not shown) are formed to cover the upper surface of the insulating layer (110), the glass core layer (130), and the passive chip (150), the protective layer (160), and the lower surface of the second and third circuit patterns (170, 180), respectively.

여기서, 상부 및 하부 솔더 마스크층 각각은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film) 및 에폭시(epoxy) 수지 중에서 선택된 1종 이상의 재질로 형성될 수 있다.Here, each of the upper and lower solder mask layers can be formed of one or more materials selected from PSR (photo solder resist), liquid photosensitive coverlay, photo polyimide film, and epoxy resin.

다음으로, 상부 및 하부 솔더 마스크층의 일부를 각각 제거하여, 제1 회로패턴(120), 무선통신용 회로패턴(140) 및 수동칩(150)의 일부를 노출시키는 제1 개구(G1)를 갖는 상부 솔더 마스크 패턴(192)과 제2 및 제3 회로패턴(170, 180)의 일부를 각각 노출시키는 제2 개구(G2)를 갖는 하부 솔더 마스크 패턴(194)을 형성한다.Next, portions of the upper and lower solder mask layers are removed, respectively, to form an upper solder mask pattern (192) having a first opening (G1) exposing portions of the first circuit pattern (120), the wireless communication circuit pattern (140), and the passive chip (150), and a lower solder mask pattern (194) having a second opening (G2) exposing portions of the second and third circuit patterns (170, 180), respectively.

여기서, 제1 개구(G1)는 제1 상부 회로패턴(122), 무선통신용 상부 회로패턴(142) 및 수동칩(150)의 제1 전극 단자(152)의 일부를 각각 노출시키는 것이 바람직하다.Here, it is preferable that the first opening (G1) exposes a portion of the first upper circuit pattern (122), the upper circuit pattern for wireless communication (142), and the first electrode terminal (152) of the passive chip (150), respectively.

상기의 과정을 통하여, 본 발명의 실시예에 따른 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판이 제조될 수 있다.Through the above process, a cavity-type passive chip-embedded hybrid glass substrate according to an embodiment of the present invention can be manufactured.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.Although the above description focuses on the embodiments of the present invention, various changes or modifications can be made at the level of a person skilled in the art having ordinary knowledge in the technical field to which the present invention belongs. Such changes and modifications can be said to belong to the present invention as long as they do not go beyond the scope of the technical idea provided by the present invention. Therefore, the scope of the rights of the present invention should be determined by the claims described below.

100 : 하이브리드 글래스 기판 110 : 절연층
110a : 절연층 상면 110b : 절연층 하면
120 : 제1 회로패턴 122 : 제1 상부 회로패턴
124 : 제1 하부 회로패턴 126 : 제1 비아 전극
130 : 글래스 코어층 130a : 글래스 코어층 상면
130b : 글래스 코어층 하면 140 : 무선통신용 회로패턴
142 : 무선통신용 상부 회로패턴 144 : 무선통신용 하부 회로패턴
146 : 무선통신용 비아 전극 150 : 수동칩
152 : 수동칩의 제1 전극 단자 154 : 수동칩의 제2 전극 단자
160 : 보호층 170 : 제2 회로패턴
172 : 제2 하부 회로패턴 175 : 제2 비아 전극
180 : 제3 회로패턴 182 : 제3 하부 회로패턴
184 : 제3 비아 전극 192 : 상부 솔더 마스크 패턴
194 : 하부 솔더 마스크 패턴 G1, G2 : 제1 및 제2 개구
C : 캐비티 GC : 글래스 캐비티100: Hybrid glass substrate 110: Insulating layer
110a: Upper surface of insulation layer 110b: Lower surface of insulation layer
120: First circuit pattern 122: First upper circuit pattern
124: First lower circuit pattern 126: First via electrode
130: Glass core layer 130a: Glass core layer top surface
130b: Glass core layer bottom 140: Circuit pattern for wireless communication
142: Upper circuit pattern for wireless communication 144: Lower circuit pattern for wireless communication
146: Via electrode for wireless communication 150: Passive chip
152: First electrode terminal of the passive chip 154: Second electrode terminal of the passive chip
160: Protective layer 170: Second circuit pattern
172: Second lower circuit pattern 175: Second via electrode
180: 3rd circuit pattern 182: 3rd sub-circuit pattern
184: Third via electrode 192: Upper solder mask pattern
194: Lower solder mask pattern G1, G2: First and second openings
C: Cavity GC: Glass Cavity

Claims (23)

상면 및 하면을 관통하는 캐비티를 갖는 절연층;
상기 절연층의 상면, 하면 및 내부에 배치된 제1 회로패턴;
상기 절연층의 캐비티 내에 매립되며, 글래스 캐비티를 갖는 글래스 코어층;
상기 글래스 코어층의 상면, 하면 및 내부에 배치된 무선통신용 회로패턴;
상기 글래스 코어층의 글래스 캐비티 내에 삽입된 수동칩;
상기 절연층, 글래스 코어층 및 수동칩의 하면을 덮는 보호층;
상기 보호층의 하면 및 내부에 배치되어, 상기 제1 회로패턴에 연결된 제2 회로패턴; 및
상기 보호층의 하면 및 내부에 배치되어, 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴;
을 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
An insulating layer having cavities penetrating the upper and lower surfaces;
A first circuit pattern arranged on the upper surface, lower surface, and inside of the insulating layer;
A glass core layer having a glass cavity, embedded within the cavity of the above insulating layer;
A wireless communication circuit pattern arranged on the upper surface, lower surface, and inside of the glass core layer;
A passive chip inserted into a glass cavity of the above glass core layer;
A protective layer covering the lower surface of the insulating layer, the glass core layer and the passive chip;
A second circuit pattern arranged on the lower surface and inside of the protective layer and connected to the first circuit pattern; and
A third circuit pattern arranged on the lower surface and inside of the protective layer and connected to the wireless communication circuit pattern and the passive chip;
A cavity-type passive chip-embedded hybrid glass substrate characterized by including a .
 제1항에 있어서,
상기 캐비티는
상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 중앙 부분에 배치된 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the first paragraph,
The above cavity is
A cavity-type passive chip-embedded hybrid glass substrate characterized in that it penetrates the upper and lower surfaces of the insulating layer and is positioned in the central portion of the insulating layer.
 제1항에 있어서,
상기 제1 회로패턴은
상기 절연층의 상면에 형성된 제1 상부 회로패턴;
상기 절연층의 하면에 형성된 제1 하부 회로패턴; 및
상기 절연층의 상면 및 하면을 관통하여, 상기 제1 상부 회로패턴 및 제1 하부 회로패턴을 전기적으로 연결하는 제1 비아 전극;
을 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the first paragraph,
The above first circuit pattern is
A first upper circuit pattern formed on the upper surface of the insulating layer;
A first lower circuit pattern formed on the lower surface of the insulating layer; and
A first via electrode that electrically connects the first upper circuit pattern and the first lower circuit pattern by penetrating the upper and lower surfaces of the insulating layer;
A cavity-type passive chip-embedded hybrid glass substrate characterized by including a .
 제1항에 있어서,
상기 글래스 캐비티는
상기 캐비티의 높이와 동일하거나, 또는 낮은 높이를 갖는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the first paragraph,
The above glass cavity
A cavity-type passive chip-embedded hybrid glass substrate characterized by having a height equal to or lower than the height of the cavity.
 제1항에 있어서,
상기 무선통신용 회로패턴은
상기 글래스 코어층의 상면에 형성된 무선통신용 상부 회로패턴;
상기 글래스 코어층의 하면에 형성된 무선통신용 하부 회로패턴; 및
상기 글래스 코어층의 상면 및 하면을 관통하여, 상기 무선통신용 상부 회로패턴 및 무선통신용 하부 회로패턴을 전기적으로 연결하는 무선통신용 비아 전극;
을 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the first paragraph,
The above wireless communication circuit pattern is
An upper circuit pattern for wireless communication formed on the upper surface of the glass core layer;
A lower circuit pattern for wireless communication formed on the lower surface of the glass core layer; and
A wireless communication via electrode that electrically connects the upper circuit pattern for wireless communication and the lower circuit pattern for wireless communication by penetrating the upper and lower surfaces of the glass core layer;
A cavity-type passive chip-embedded hybrid glass substrate characterized by including a .
 제1항에 있어서,
상기 수동칩은
상기 글래스 캐비티의 높이와 동일하거나 낮은 높이를 갖는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the first paragraph,
The above manual chip is
A cavity-type passive chip-embedded hybrid glass substrate characterized by having a height equal to or lower than the height of the glass cavity.
 제1항에 있어서,
상기 수동칩은
적층세라믹콘덴서(MLCC), 커패시터, 저항 및 인덕터 중 적어도 어느 하나를 포함하고,
상기 수동칩은 제1 전극 단자 및 제2 전극 단자를 구비하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the first paragraph,
The above manual chip is
Containing at least one of a multilayer ceramic capacitor (MLCC), a capacitor, a resistor and an inductor,
A cavity-type passive chip-embedded hybrid glass substrate characterized in that the above passive chip has a first electrode terminal and a second electrode terminal.
 제7항에 있어서,
상기 수동칩은
상기 글래스 캐비티 내에 삽입되어 매립되고, 상기 수동칩의 제1 전극 단자가 글래스 코어층의 상면과 동일 선상에 배치된 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In Article 7,
The above manual chip is
A cavity-type passive chip-embedded hybrid glass substrate, characterized in that the passive chip is inserted and embedded within the glass cavity and the first electrode terminal of the passive chip is arranged on the same line as the upper surface of the glass core layer.
 제3항에 있어서,
상기 제2 회로패턴은
상기 보호층의 하면에 형성된 제2 하부 회로패턴; 및
상기 보호층의 상면 및 하면을 관통하여, 상기 제1 하부 회로패턴과 전기적으로 연결된 제2 비아 전극;
을 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the third paragraph,
The above second circuit pattern is
A second lower circuit pattern formed on the lower surface of the protective layer; and
A second via electrode electrically connected to the first lower circuit pattern through the upper and lower surfaces of the protective layer;
A cavity-type passive chip-embedded hybrid glass substrate characterized by including a .
 제9항에 있어서,
상기 제3 회로패턴은
상기 보호층의 하면에 제2 하부 회로패턴과 이격되도록 형성된 제3 하부 회로패턴; 및
상기 보호층의 상면 및 하면을 관통하여, 상기 무선통신용 하부 회로패턴 및 수동칩의 제2 전극 단자에 전기적으로 연결된 제3 비아 전극;
을 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In Article 9,
The above third circuit pattern is
A third lower circuit pattern formed on the lower surface of the protective layer so as to be spaced apart from the second lower circuit pattern; and
A third via electrode electrically connected to the second electrode terminal of the wireless communication lower circuit pattern and the passive chip through the upper and lower surfaces of the protective layer;
A cavity-type passive chip-embedded hybrid glass substrate characterized by including a .
 제10항에 있어서,
상기 제2 및 제3 회로패턴은
동일한 층에서 동일한 물질로 형성된 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In Article 10,
The above second and third circuit patterns
A cavity-type passive chip-embedded hybrid glass substrate characterized by being formed of the same material in the same layer.
 제1항에 있어서,
상기 하이브리드 글래스 기판은
상기 절연층, 글래스 코어층 및 수동칩의 상면을 덮으며, 상기 제1 회로패턴, 무선통신용 회로패턴 및 수동칩의 일부를 노출시키는 제1 개구를 갖는 상부 솔더 마스크 패턴; 및
상기 보호층의 하면과 제2 및 제3 회로패턴을 덮으며, 상기 제2 및 제3 회로패턴의 일부를 노출시키는 제2 개구를 갖는 하부 솔더 마스크 패턴;
을 더 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In the first paragraph,
The above hybrid glass substrate
An upper solder mask pattern covering the upper surface of the insulating layer, the glass core layer and the passive chip, and having a first opening exposing the first circuit pattern, the wireless communication circuit pattern and a part of the passive chip; and
A lower solder mask pattern covering the lower surface of the protective layer and the second and third circuit patterns, and having a second opening exposing a portion of the second and third circuit patterns;
A cavity-type passive chip-embedded hybrid glass substrate characterized by further including:
 제12항에 있어서,
상기 상부 및 하부 솔더 마스크 패턴 각각은
PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film) 및 에폭시(epoxy) 수지 중에서 선택된 1종 이상의 재질로 형성된 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판.
In Article 12,
Each of the upper and lower solder mask patterns above
A cavity-type passive chip-embedding hybrid glass substrate characterized by being formed of at least one material selected from PSR (photo solder resist), liquid photosensitive coverlay, photo polyimide film, and epoxy resin.
 상면 및 하면을 관통하는 캐비티를 갖는 절연층과, 상기 절연층의 상면, 하면 및 내부에 배치된 제1 회로패턴과, 상기 절연층의 캐비티 내에 매립되며, 글래스 캐비티를 갖는 글래스 코어층과, 상기 글래스 코어층의 상면, 하면 및 내부에 배치된 무선통신용 회로패턴과, 상기 글래스 코어층의 글래스 캐비티 내에 삽입된 수동칩과, 상기 절연층, 글래스 코어층 및 수동칩의 하면을 덮는 보호층과, 상기 보호층의 하면 및 내부에 배치되어, 상기 제1 회로패턴에 연결된 제2 회로패턴과, 상기 보호층의 하면 및 내부에 배치되어, 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴을 포함하는 하이브리드 글래스 기판;
상기 하이브리드 글래스 기판 상에 실장된 능동칩; 및
상기 하이브리드 글래스 기판 하부에 부착된 외부접속단자;를 포함하며,
상기 능동칩은 수동칩 상에 직접 전기적으로 연결된 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 갖는 반도체 패키지.
A hybrid glass substrate comprising: an insulating layer having a cavity penetrating its upper surface and lower surface; a first circuit pattern disposed on the upper surface, lower surface and inside of the insulating layer; a glass core layer embedded in the cavity of the insulating layer and having a glass cavity; a wireless communication circuit pattern disposed on the upper surface, lower surface and inside of the glass core layer; a passive chip inserted into the glass cavity of the glass core layer; a protective layer covering the insulating layer, the glass core layer and the lower surface of the passive chip; a second circuit pattern disposed on the lower surface and inside of the protective layer and connected to the first circuit pattern; and a third circuit pattern disposed on the lower surface and inside of the protective layer and connected to the wireless communication circuit pattern and the passive chip.
An active chip mounted on the hybrid glass substrate; and
It includes an external connection terminal attached to the lower part of the hybrid glass substrate;
A semiconductor package having a cavity-type passive chip-embedded hybrid glass substrate, characterized in that the above active chip is directly electrically connected to a passive chip.
 제1항에 있어서,
상기 능동칩은
범프를 매개로 상기 글래스 캐비티 내에 매립된 수동칩의 제1 전극 단자에 전기적으로 직접 접속된 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 갖는 반도체 패키지.
In the first paragraph,
The above active chip
A semiconductor package having a cavity-type passive chip-embedded hybrid glass substrate characterized in that the first electrode terminal of the passive chip embedded in the glass cavity is electrically directly connected via a bump.
 제1항에 있어서,
상기 능동칩은
메모리 칩 및 구동 칩 중 적어도 하나를 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판을 갖는 반도체 패키지.
In the first paragraph,
The above active chip
A semiconductor package having a cavity-type passive chip-embedded hybrid glass substrate, characterized in that it includes at least one of a memory chip and a driver chip.
 (a) 절연층에 제1 회로패턴을 형성하는 단계;
(b) 상기 제1 회로패턴이 형성된 절연층의 상면 및 하면을 관통하는 캐비티를 형성한 후, 상기 절연층의 상면 및 캐비티를 덮는 캐리어 필름을 부착하는 단계;
(c) 상기 절연층의 캐비티 내에 글래스 캐비티와 무선통신용 회로패턴이 형성된 글래스 코어층을 삽입하여 캐리어 필름에 부착하는 단계;
(d) 상기 글래스 캐비티 내에 수동칩을 삽입한 후, 상기 절연층, 글래스 코어층 및 수동칩의 하면을 덮는 보호층을 형성하는 단계; 및
(e) 상기 보호층의 하면 및 내부에 상기 제1 회로패턴과 연결된 제2 회로패턴 및 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴을 형성하는 단계;
를 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법.
(a) a step of forming a first circuit pattern in an insulating layer;
(b) a step of forming a cavity penetrating the upper and lower surfaces of the insulating layer on which the first circuit pattern is formed, and then attaching a carrier film covering the upper surface of the insulating layer and the cavity;
(c) a step of inserting a glass cavity and a glass core layer having a circuit pattern for wireless communication formed within the cavity of the insulating layer and attaching the glass core layer to a carrier film;
(d) a step of forming a protective layer covering the insulating layer, the glass core layer, and the lower surface of the passive chip after inserting the passive chip into the glass cavity; and
(e) a step of forming a second circuit pattern connected to the first circuit pattern, a wireless communication circuit pattern, and a third circuit pattern connected to a passive chip on the lower surface and inside of the protective layer;
A method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate, characterized by including a.
 제17항에 있어서,
상기 (a) 단계는,
(a-1) 양면에 제1 및 제2 씨드층이 형성된 절연층을 준비하는 단계;
(a-2) 상기 절연층과 제1 및 제2 씨드층의 일부를 제거하여 관통홀을 형성한 후, 상기 제1 및 제2 씨드층을 매개로 도금 공정을 형성하여 제1 금속 회로층을 형성하는 단계; 및
(a-3) 상기 제1 금속 회로층을 선택적으로 패터닝하여, 상기 절연층의 상면, 하면 및 내부에 배치된 제1 회로패턴을 형성하는 단계;
를 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법.
In Article 17,
Step (a) above,
(a-1) a step of preparing an insulating layer having first and second seed layers formed on both sides;
(a-2) a step of forming a through hole by removing a portion of the insulating layer and the first and second seed layers, and then forming a first metal circuit layer by forming a plating process using the first and second seed layers as a medium; and
(a-3) a step of selectively patterning the first metal circuit layer to form a first circuit pattern arranged on the upper surface, lower surface, and inside of the insulating layer;
A method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate, characterized by including a.
 제17항에 있어서,
상기 (b) 단계에서,
상기 캐비티는 상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 중앙 부분에 배치된 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법.
In Article 17,
In step (b) above,
A method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate, characterized in that the cavity penetrates the upper and lower surfaces of the insulating layer and is positioned in the central portion of the insulating layer.
 제17항에 있어서,
상기 (c) 단계에서,
상기 글래스 캐비티는
상기 캐비티의 높이와 동일하거나, 또는 낮은 높이를 갖는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법.
In Article 17,
In step (c) above,
The above glass cavity
A method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate, characterized in that the cavity has a height equal to or lower than the height of the cavity.
 제17항에 있어서,
상기 (d) 단계에서,
상기 보호층은 노출된 하면에 부착된 금속 씨드층을 구비하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법.
In Article 17,
In step (d) above,
A method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate, characterized in that the protective layer has a metal seed layer attached to an exposed lower surface.
 제21항에 있어서,
상기 (e) 단계는,
(e-1) 상기 보호층 및 금속 씨드층의 일부를 제거하여 비아홀을 형성한 후, 상기 금속 씨드층을 매개로 도금 공정을 형성하여 제2 금속 회로층을 형성하는 단계; 및
(e-2) 상기 제2 금속 회로층을 선택적으로 패터닝하여, 상기 보호층의 하면 및 내부에 상기 제1 회로패턴과 연결된 제2 회로패턴 및 상기 무선통신용 회로패턴 및 수동칩에 연결된 제3 회로패턴을 형성하는 단계;
를 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법.
In Article 21,
Step (e) above,
(e-1) a step of forming a via hole by removing a portion of the protective layer and the metal seed layer, and then forming a second metal circuit layer by forming a plating process using the metal seed layer as a medium; and
(e-2) a step of selectively patterning the second metal circuit layer to form a second circuit pattern connected to the first circuit pattern, a wireless communication circuit pattern, and a third circuit pattern connected to a passive chip on the lower surface and inside of the protective layer;
A method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate, characterized by including a.
 제17항에 있어서,
상기 (e) 단계 이후,
(f) 상기 절연층, 글래스 코어층 및 수동칩의 상면과, 상기 보호층 및 제2 회로패턴의 하면을 각각 덮는 상부 및 하부 솔더 마스크층을 형성하는 단계; 및
(g) 상기 상부 및 하부 솔더 마스크층의 일부를 각각 제거하여, 상기 제1 회로패턴, 무선통신용 회로패턴 및 수동칩의 일부를 노출시키는 제1 개구를 갖는 상부 솔더 마스크 패턴과 상기 제2 및 제3 회로패턴의 일부를 노출시키는 제2 개구를 갖는 하부 솔더 마스크 패턴을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 캐비티 타입의 수동칩 매립형 하이브리드 글래스 기판 제조 방법.In Article 17,
After step (e) above,
(f) forming upper and lower solder mask layers covering the upper surface of the insulating layer, the glass core layer and the passive chip, and the lower surface of the protective layer and the second circuit pattern, respectively; and
(g) a step of removing portions of the upper and lower solder mask layers, respectively, to form an upper solder mask pattern having a first opening exposing a portion of the first circuit pattern, a wireless communication circuit pattern, and a passive chip, and a lower solder mask pattern having a second opening exposing a portion of the second and third circuit patterns;
A method for manufacturing a cavity-type passive chip-embedded hybrid glass substrate, characterized in that it further includes a.
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